專利名稱：移位暫存器的制作方法
技術領域：
本發(fā)明涉及顯示技術領域，尤其涉及一種移位暫存器。
技術背景
現(xiàn)有技術中將移位暫存器制作在基板，例如玻璃基板上，所采用的工藝主要為非 晶硅工藝技術。由于非晶硅材質(zhì)的載流子遷移率低，因此需要設計較大尺寸的薄膜晶體管， 才能有效驅動顯示面板的掃描線。然而，尺寸越大的薄膜晶體管所占據(jù)面板的空間也越大， 很難設計在在窄邊框或是電路空間有限的顯示面板產(chǎn)品上；而且所產(chǎn)生的寄生電容效應也 越大，造成時鐘脈沖信號線上的功率消耗也大幅上升。因此將移位暫存器制作在基板上，雖 然可以節(jié)省柵極驅動電路的成本，如果薄膜晶體管的尺寸大小和功率消耗問題沒有獲得改 善，此項技術的應用層面也會有所限制。因此，若能將高載流子遷移率的半導體材質(zhì)應用在移位暫存器的設計上，則能有 效縮小薄膜晶體管的設計尺寸和降低功率消耗。高載流子遷移率的半導體材質(zhì)雖然有較 大的導通電流，但往往也伴隨較大的關閉電流。以近期開發(fā)的半導體材質(zhì)銦鎵鋅氧化物 (IGZO)為例，IGZO的載流子遷移率約在5伏特每米秒(V/m · s)，但制作出來的薄膜晶體管 的臨界電壓約在-5V。因此，若將IGZO應用于現(xiàn)有技術所提出的移位暫存器電路結構，會造 成大量的漏電流，導致移位暫存器失效。

發(fā)明內(nèi)容
本發(fā)明的目的就是在提供一種移位暫存器，以克服現(xiàn)有技術存在的技術缺陷。因此，本發(fā)明一實施例提出的一種移位暫存器，其包括多個晶體管，接受啟始脈沖 信號、第一時鐘脈沖信號以及第二時鐘脈沖信號的控制以產(chǎn)生柵極驅動信號；其中第一時 鐘脈沖信號與第二時鐘脈沖信號互為反相，且第一時鐘脈沖信號的低電平與第二時鐘脈沖 信號的低電平相異。另外，各個晶體管均為負臨界電壓晶體管；且每一晶體管處于截止狀態(tài) 時，此晶體管的柵極的電位小于此晶體管的源/漏極的電位。在本發(fā)明的一實施例中，上述的多個晶體管包括第一晶體管、第二晶體管及第三 晶體管；第一晶體管的柵極因電性耦接關系而接收第一時鐘脈沖信號且通過耦合電容與第 一晶體管的漏/源極電性相接，第一晶體管的源/漏極電性耦接至電源電壓，且此電源電壓 的電平高于第一時鐘脈沖信號的低電平且低于第二時鐘脈沖信號的低電平；第二晶體管的 柵極因電性耦接關系而接收第一時鐘脈沖信號，第二晶體管的源/漏極電性耦接至第一晶 體管的漏/源極，且第二晶體管的漏/源極因電性耦接關系而接收啟始脈沖信號；第三晶體 管的柵極電性耦接至第一晶體管的漏/源極，第三晶體管的源/漏極用以輸出柵極驅動信 號，且第三晶體管的漏/源極因電性耦接關系而接收第二時鐘脈沖信號。在本發(fā)明的一實施例中，上述的第三晶體管的源/漏極進一步通過另一耦合電容 電性耦接至第三晶體管的柵極。在本發(fā)明的一實施例中，上述的多個晶體管還包括第四晶體管，其中第四晶體管的柵極電性耦接至第一晶體管的漏/源極，第四晶體管的源/漏極用以輸出另一啟始脈沖信號，且該第四晶體管的漏/源極電性耦接至第三晶體管的漏/源極或源/漏極。在本發(fā)明的一實施例中，上述的多個晶體管還包括第五晶體管，其中第五晶體管 的柵極因電性耦接關系而接收第一時鐘脈沖信號，第五晶體管的源/漏極因電性耦接關系 而接收第二電源電壓且此第二電源電壓的電平等于第二時鐘脈沖信號的低電平，第五晶體 管的漏/源極電性耦接至第三晶體管的源/漏極。本發(fā)明再一實施例提出的一種移位暫存器，其包括控制電路以及輸出電路；其中 控制電路因電性耦接關系而接收啟始脈沖信號、第一時鐘脈沖信號以及電源電壓且依據(jù)啟 始脈沖信號及第一時鐘脈沖信號產(chǎn)生使能信號，第一時鐘脈沖信號的低電平低于電源電壓 的電平；輸出電路接受使能信號的控制并依據(jù)第二時鐘脈沖信號產(chǎn)生柵極驅動信號，第二 時鐘脈沖信號與第一時鐘脈沖信號互為反相且第二時鐘脈沖信號的低電平高于電源電壓 的電平。在本發(fā)明的一實施例中，上述的控制電路包括第一控制晶體管及第二控制晶體 管；其中，第一控制晶體管的柵極用以接收第一時鐘脈沖信號，第一控制晶體管的源/漏極 電性耦接至電源電壓，第一控制晶體管的漏/源極通過耦合電容與第一控制晶體管的柵極 電性相接；第二控制晶體管的柵極電性耦接至第一控制晶體管的柵極，第二控制晶體管的 源/漏極電性耦接至第一控制晶體管的漏/源極且用以輸出使能信號，第二控制晶體管的 漏/源極用以接收啟始脈沖信號。在本發(fā)明的一實施例中，上述的輸出電路包括第一輸出晶體管，其中第一輸出晶 體管的柵極用以接收使能信號，第一輸出晶體管的源/漏極用以輸出柵極驅動信號，且第 一輸出晶體管的漏/源極用以接收第二時鐘脈沖信號。在本發(fā)明的一實施例中，上述的輸出電路還包括第二輸出晶體管以產(chǎn)生第二啟始 脈沖信號，其中第二輸出晶體管的柵極電性耦接至第一輸出晶體管的柵極，第二輸出晶體 管的源/漏極用以輸出第二啟始脈沖信號，且第二輸出晶體管的漏/源極電性耦接至第一 輸出晶體管的源/漏極或漏/源極。在本發(fā)明的一實施例中，上述的移位暫存器還包括重置電路，其中重置電路接收 第一時鐘脈沖信號的控制以將輸出電路的柵極驅動信號的輸出端的電位拉至第二電源電 壓，且第二電源電壓的電平等于第二時鐘脈沖信號的低電平。本發(fā)明另一實施例提出的一種移位暫存器，其包括控制電路以及第一輸出晶體 管；其中，控制電路具有啟始脈沖信號輸入端、第一時鐘脈沖信號輸入端及電源電壓輸入 端，且包括第一控制晶體管及第二控制晶體管；第一控制晶體管的柵極電性耦接至第一時 鐘脈沖信號輸入端，第一控制晶體管的源/漏極電性耦接至電源電壓輸入端，且第一控制 晶體管的漏/源極通過耦合電容與第一控制晶體管的柵極電性相接；第二控制晶體管的柵 極電性耦接至第一時鐘脈沖信號輸入端，第二控制晶體管的源/漏極電性耦接至第一控制 晶體管的漏/源極，且第二控制晶體管的漏/源極電性耦接至啟始脈沖信號輸入端；第一輸 出晶體管的柵極電性耦接至第一控制晶體管的漏/源極，第一輸出晶體管的源/漏極作為 柵極驅動信號輸出端，且第一輸出晶體管的漏/源極作為第二時鐘脈沖信號輸入端。另外， 第一控制晶體管、第二控制晶體管以及第一輸出晶體管均是負臨界電壓晶體管。在本發(fā)明的一實施例中，上述的第一輸出晶體管的源/漏極進一步通過耦合電容與第一輸出晶體管的柵極電性相接。在本發(fā)明的一實施例中，上述的移位暫存器還包括第二輸出晶體管，其中第二輸 出晶體管的柵極電性耦接至控制電路的第一控制晶體管的漏/源極，第二輸出晶體管的源 /漏極作為啟始脈沖信號輸出端，且第二輸出晶體管的漏/源極電性耦接至柵極驅動信號 輸出端或第二時鐘脈沖信號輸入端，并且第二輸出晶體管是負臨界電壓晶體管。在本發(fā)明的一實施例中，上述的移位暫存器還包括重置晶體管，其中重置晶體管 的柵極電性耦接至控制電路的第一時鐘脈沖信號輸入端，重置晶體管的源/漏極作為另一 電源電壓輸入端，且重置晶體管的漏/源極電性耦接至柵極驅動信號輸出端，并且重置晶 體管是負臨界電壓晶體管。本發(fā)明實施例借由對移位暫存器的電路結構及其操作過程進行特定設計，使得移位暫存器的各個晶體管采用高載流子遷移率的半導體材質(zhì)后仍可正常操作，以至于本發(fā)明 實施例提出的移位暫存器的電路結構可達成有效縮小晶體管尺寸以及降低功率消耗的功 效。為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施例， 并配合所附附圖，作詳細說明如下。


圖1為相關于本發(fā)明第一實施例的一種移位暫存器的電路結構圖。圖2為相關于本發(fā)明第一實施例的多個信號的時序圖。圖3為相關于本發(fā)明第一實施例的另一種移位暫存器的電路結構圖。圖4為相關于本發(fā)明第二實施例的一種移位暫存器的電路結構圖。其中，附圖標記說明如下10,20 移位暫存器12、22:控制電路14、24:輸出電路T11、T21、T22、T41、T31 晶體管Ce、Cb:耦合電容26:重置電路ST (n-1)、ST (η)啟始脈沖信號XCK、CK 時鐘脈沖信號VSS, VSSl、VSS2 電源電壓Q (η)使能信號G (η)柵極驅動信號
具體實施例方式參見圖1，其示出相關于本發(fā)明第一實施例提出的一種移位暫存器的電路結構圖。 如圖1所示，移位暫存器10包括控制電路12以及輸出電路14。在此說明的是，多個級串 聯(lián)耦接的移位暫存器可以形成一柵極驅動電路(未示出)，例如陣列上柵極驅動電路(Gate Driver On Array，G0A)，而本實施例的移位暫存器10可為這些級串聯(lián)耦接的移位暫存器中的任意一級。具體地，控制電路12包括晶體管T11、T41及耦合電容Ce，晶體管Τ11、Τ41均為負臨界電壓晶體管，例如是采用高載流子遷移率的半導體材質(zhì)的晶體管。其中，晶體管Τ41的 柵極作為時鐘脈沖信號輸入端以接收時鐘脈沖信號XCK，晶體管Τ41的源/漏極電性耦接至 電源電壓VSS以作為電源電壓輸入端，晶體管Τ41的漏/源極作為使能信號Q(η)的輸出端 且通過耦合電容Cc與晶體管Τ41的柵極電性相接；晶體管Tll的柵極與晶體管Τ41的柵極 電性相接以接受時鐘脈沖信號XCK的控制，晶體管Tl 1的源/漏極電性耦接至晶體管Τ41的 漏/源極，晶體管Tll的漏/源極作為啟始脈沖信號輸入端以接收啟始脈沖信號ST(n-l)。輸出電路14包括晶體管T21、T22以及耦合電容Cb，晶體管T21、T22均為負臨界 電壓晶體管，例如是采用高載流子遷移率的半導體材質(zhì)的晶體管。其中，晶體管T21作為柵 極驅動信號G(n)的輸出晶體管，而晶體管T22作為另一啟始脈沖信號ST(n)的輸出晶體 管。具體地，晶體管T21的柵極電性耦接至控制電路12的晶體管T41的漏/源極，晶體管 T21的漏/源極作為時鐘脈沖信號輸入端以接收另一時鐘脈沖信號CK，晶體管T21的源/ 漏極作為柵極驅動信號輸出端以輸出柵極驅動信號G(n)且較佳地通過耦合電容Cb與晶體 管T21的柵極電性相接；晶體管T22的柵極電性耦接至控制電路12的晶體管T41的漏/源 極，晶體管T22的漏/源極電性耦接至晶體管T21的漏/源極以接收時鐘脈沖信號CK，晶體 管T22的源/漏極作為啟始脈沖信號輸出端以輸出啟始脈沖信號ST(η)。在此，需要說明的是，當移位暫存器10作為多個級串聯(lián)耦接的移位暫存器中的最 后一級時，通常在輸出電路14中可不設置晶體管Τ22來產(chǎn)生啟始脈沖信號ST (η)；另外，本 領域技術人員還可根據(jù)設計時的考慮，省略掉耦合電容Cb。下面將結合圖1及圖2具體描述相關于本發(fā)明第一實施例的移位暫存器10的操 作過程，圖2示出啟始脈沖信號ST(n-l)、時鐘脈沖信號XCK，CK、柵極驅動信號G(n)以及 使能信號Q(n)的時序圖；在此，時鐘脈沖信號XCK與時鐘脈沖信號CK互為反相，也即當時 鐘脈沖信號XCK為高電平時，時鐘脈沖信號CK為低電平，反之當時鐘脈沖信號CK為高電平 時，時鐘脈沖信號XCK為低電平；并且，時鐘脈沖信號XCK的低電平低于電源電壓VSS的電 平，而時鐘脈沖信號CK的低電平高于電源電壓VSS的電平，以至于各個負臨界電壓晶體管 TlU T41、T21及T22于截止狀態(tài)下，其柵極的電位低于其源/漏的電位以實現(xiàn)較小的關電 流。具體地，當啟始脈沖信號ST(n-l)與時鐘脈沖信號XCK均為高電平時，時鐘脈沖 信號CK為低電平，控制電路12中的晶體管Tll及T41導通，使能信號Q (η)被拉高至預設 電位并對輸出電路14中的耦合電容Cb進行充電以使輸出電路14中的晶體管Τ21、Τ22導 通。接下來，啟始脈沖信號ST (η-1)與時鐘脈沖信號XCK均跳變?yōu)榈碗娖剑捎跁r鐘脈沖信 號XCK的低電平低于電源電壓VSS的電平，控制電路中的晶體管Tll及Τ41有效截止，而使 能信號Q(n)的電平因耦合電容Cc的反向耦合作用而被稍微拉低。之后，時鐘脈沖信號CK由低電平跳變?yōu)楦唠娖?，輸出電?4中的晶體管T21的源 /漏極依據(jù)輸入的時鐘脈沖信號CK而輸出柵極驅動信號G (η)(也即柵極驅動脈沖)，同時， 輸出電路14中的晶體管Τ22的源/漏極依據(jù)輸入的時鐘脈沖信號CK而輸出啟始脈沖信號 ST(η)以作為后一級移位暫存器的啟始脈沖信號；此時，使能信號Q(n)的電平因耦合電容 Cb的兩端電壓相連續(xù)的特性而被進一步推高，從而使得晶體管T21的開電流增大。接下來，時鐘脈沖信號CK跳變?yōu)榈碗娖?，晶體管T21、T22的源/漏極的電位均拉低至與時鐘脈沖信號CK的低電平相等。然后，時鐘脈沖信號XCK跳變?yōu)楦唠娖?，控制電?2中的晶體管Τ11、Τ41導通，使 能信號Q(n)通過晶體管T41放電至電源電壓VSS，以至于輸出電路14中的晶體管T21、T22 的柵極的電位均低于其源/漏極的電位，使得晶體管Τ21、Τ22被有效截止。接下來，時鐘脈 沖信號XCK跳變?yōu)榈碗娖剑蝰詈想娙軨c的反向耦合作用，使得使能信號Q (η)被拉至更低 電平。之后，當時鐘脈沖信號CK再次跳變?yōu)楦唠娖綍r，使能信號Q(n)的電平不會超過電源 電壓VSS，以至于輸出電路14中的晶體管T21、T22能保持在有效截止狀態(tài)。另外，本發(fā)明第一實施例的移位暫存器10的電路結構并不限于圖1所示，還可采 用其他電路結構例如圖3所示。具體地，圖3所示的移位暫存器10的電路結構與圖1所示 的移位暫存器10基本相同，不同之處在于圖3中的晶體管Τ22的漏/源極電性耦接至晶 體管Τ21的源/漏極，而非如圖1所示的電性耦接至晶體管Τ21的漏/源極并直接接收時 鐘脈沖信號CK。參見圖4，其示出相關于本發(fā)明第二實施例提出的一種移位暫存器的電路結構圖。 如圖4所示，移位暫存器20包括控制電路22、輸出電路24以及重置電路26。在此說明的 是，多個級串聯(lián)耦接的移位暫存器可以形成一柵極驅動電路(未示出)，例如陣列上柵極驅 動電路，而本實施例的移位暫存器20可為這些級串聯(lián)耦接的移位暫存器中的任意一級。具體地，控制電路22包括晶體管Til、Τ41及耦合電容Ce，晶體管Til、Τ41均為 負臨界電壓晶體管，例如是采用高載流子遷移率的半導體材質(zhì)的晶體管。其中，晶體管Τ41 的柵極作為時鐘脈沖信號輸入端以接收時鐘脈沖信號XCK，晶體管Τ41的源/漏極電性耦 接至電源電壓VSSl以作為電源電壓輸入端，晶體管Τ41的漏/源極作為使能信號Q(η)的 輸出端且通過耦合電容Cc與晶體管Τ41的柵極電性相接；晶體管Tll的柵極與晶體管Τ41 的柵極電性相接以接受時鐘脈沖信號XCK的控制，晶體管Tll的源/漏極電性耦接至晶體 管Τ41的漏/源極，晶體管Tll的漏/源極作為啟始脈沖信號輸入端以接收啟始脈沖信號 ST (η-1)。輸出電路24包括晶體管Τ21、Τ22以及耦合電容Cb，晶體管Τ21、T22均為負臨界 電壓晶體管，例如是采用高載流子遷移率的半導體材質(zhì)的晶體管。其中，晶體管T21作為柵 極驅動信號G(n)的輸出晶體管，而晶體管T22作為另一啟始脈沖信號ST(n)的輸出晶體 管。具體地，晶體管T21的柵極電性耦接至控制電路22的晶體管T41的漏/源極，晶體管 T21的漏/源極作為時鐘脈沖信號輸入端以接收另一時鐘脈沖信號CK，晶體管T21的源/ 漏極作為柵極驅動信號輸出端以輸出柵極驅動信號G(n)且較佳地通過耦合電容Cb與晶體 管T21的柵極電性相接；晶體管T22的柵極電性耦接至控制電路22的晶體管T41的漏/源 極，晶體管T22的漏/源極電性耦接至晶體管T21的漏/源極以接收時鐘脈沖信號CK，晶體 管T22的源/漏極作為啟始脈沖信號輸出端以輸出啟始脈沖信號ST(η)。重置電路26包括晶體管Τ31，其是負臨界電壓晶體管，例如是采用高載流子遷移 率的半導體材質(zhì)的晶體管。晶體管Τ31的柵極接收時鐘脈沖信號XCK，晶體管Τ31的源/漏 極電性耦接至電源電壓VSS2，晶體管Τ31的漏/源極電性耦接至輸出電路24中的晶體管 Τ21的源/漏極以將其的電位拉至電源電壓VSS2。于本發(fā)明第二實施例中，為使得各個負臨界電壓晶體管Til、Τ41、Τ21、Τ22及Τ31于截止狀態(tài)下，其柵極的電位低于其源/漏的電位以實現(xiàn)較小的關電流，時鐘脈沖信號CK 與XCK設置為互為反相，電源電壓VSSl的電平設置為高于時鐘脈沖信號XCK的低電平且低 于時鐘脈沖信號CK的低電平，電源電壓VSS2的電平設置為等于時鐘脈沖信號CK的低電平。在此，需要說明的是，移位暫存器20與第一實施例中的移位暫存器10的操作過程大致相同，故在此不再贅述。此外，當移位暫存器20作為多個級串聯(lián)耦接的移位暫存器中 的最后一級時，通常在輸出電路24中可不設置晶體管T22來產(chǎn)生啟始脈沖信號ST(η)；另 外，本領域技術人員還可根據(jù)設計時的考慮，省略掉耦合電容Cb。綜上所述，本發(fā)明實施例借由對移位暫存器的電路結構及其操作過程進行特定設計，使得移位暫存器的各個晶體管為負臨界電壓晶體管，例如是采用高載流子遷移率的半 導體材質(zhì)的晶體管時仍可正常操作，以至于本發(fā)明實施例提出的移位暫存器的電路結構可 達成有效縮小晶體管尺寸以及降低功率消耗的功效。雖然本發(fā)明已以優(yōu)選實施例揭示如上，然其并非用以限定本發(fā)明，任何本領域普 通技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保 護范圍當視所附的權利要求所界定的范圍為準。
權利要求
一種移位暫存器，包括多個晶體管，接受一啟始脈沖信號、一第一時鐘脈沖信號以及一第二時鐘脈沖信號的控制以產(chǎn)生一柵極驅動信號，該第一時鐘脈沖信號與該第二時鐘脈沖信號互為反相，且該第一時鐘脈沖信號的低電平與該第二時鐘脈沖信號的低電平相異；其中，所述多個晶體管均為負臨界電壓晶體管，且每一所述多個晶體管處于截止狀態(tài)時，該晶體管的柵極的電位小于該晶體管的源/漏極的電位。
2.如權利要求1所述的移位暫存器，其中所述多個晶體管包括一第一晶體管，該第一晶體管的該柵極因電性耦接關系而接收該第一時鐘脈沖信號且 通過一耦合電容與該第一晶體管的漏/源極電性相接，該第一晶體管的該源/漏極電性耦 接至一電源電壓，該電源電壓的電平高于該第一時鐘脈沖信號的該低電平且低于該第二時 鐘脈沖信號的該低電平；一第二晶體管，該第二晶體管的該柵極因電性耦接關系而接收該第一時鐘脈沖信號， 該第二晶體管的該源/漏極電性耦接至該第一晶體管的該漏/源極，且該第二晶體管的漏 /源極因電性耦接關系而接收該啟始脈沖信號；以及一第三晶體管，該第三晶體管的該柵極電性耦接至該第一晶體管的該漏/源極，該第 三晶體管的該源/漏極用以輸出該柵極驅動信號，且該第三晶體管的漏/源極因電性耦接 關系而接收該第二時鐘脈沖信號。
3.如權利要求2所述的移位暫存器，其中該第三晶體管的該源/漏極進一步通過另一 耦合電容電性耦接至該第三晶體管的該柵極。
4.如權利要求2所述的移位暫存器，其中所述多個晶體管還包括一第四晶體管，該第四晶體管的該柵極電性耦接至該第一晶體管的該漏/源極，該第 四晶體管的該源/漏極用以輸出另一啟始脈沖信號，且該第四晶體管的漏/源極電性耦接 至該第三晶體管的該漏/源極或該源/漏極。
5.如權利要求2所述的移位暫存器，其中所述多個晶體管還包括一第五晶體管，該第五晶體管的該柵極因電性耦接關系而接收該第一時鐘脈沖信號， 該第五晶體管的該源/漏極因電性耦接關系而接收一第二電源電壓且該第二電源電壓的 電平等于該第二時鐘脈沖信號的該低電平，該第五晶體管的漏/源極電性耦接至該第三晶 體管的該源/漏極。
6.一種移位暫存器，包括一控制電路，該控制電路因電性耦接關系而接收一啟始脈沖信號、一第一時鐘脈沖信 號以及一電源電壓且依據(jù)該啟始脈沖信號及該第一時鐘脈沖信號產(chǎn)生一使能信號，其中該 第一時鐘脈沖信號的低電平低于該電源電壓的電平；以及一輸出電路，該輸出電路接受該使能信號的控制并依據(jù)一第二時鐘脈沖信號產(chǎn)生一柵 極驅動信號，其中該第二時鐘脈沖信號與該第一時鐘脈沖信號互為反相且該第二時鐘脈沖 信號的低電平高于該電源電壓的該電平。
7.如權利要求第6所述的移位暫存器，其中該控制電路包括一第一控制晶體管，該第一控制晶體管的柵極用以接收該第一時鐘脈沖信號，該第一 控制晶體管的源/漏極電性耦接至該電源電壓，該第一控制晶體管的漏/源極通過一耦合 電容與該第一控制晶體管的該柵極電性相接；以及一第二控制晶體管，該第二控制晶體管的柵極電性耦接至該第一控制晶體管的該柵 極，該第二控制晶體管的該源/漏極電性耦接至該第一控制晶體管的該漏/源極且用以輸 出該使能信號，該第二控制晶體管的漏/源極用以接收該啟始脈沖信號。
8.如權利要求6所述的移位暫存器，其中該輸出電路包括一第一輸出晶體管，該第一 輸出晶體管的柵極用以接收該使能信號，該第一輸出晶體管的源/漏極用以輸出該柵極驅 動信號，且該第一輸出晶體管的漏/源極用以接收該第二時鐘脈沖信號。
9.如權利要求8所述的移位暫存器，其中該輸出電路還包括一第二輸出晶體管以產(chǎn)生 一第二啟始脈沖信號，該第二輸出晶體管的柵極電性耦接至該第一輸出晶體管的該柵極， 該第二輸出晶體管的源/漏極用以輸出該第二啟始脈沖信號，且該第二輸出晶體管的漏/ 源極電性耦接至該第一輸出晶體管的該源/漏極或該漏/源極。
10.如權利要求6所述的移位暫存器，還包括一重置電路，該重置電路接收該第一時鐘脈沖信號的控制以將該輸出電路的該柵極驅 動信號的輸出端的電位拉至一第二電源電壓，且該第二電源電壓的電平等于該第二時鐘脈 沖信號的該低電平。
11.一種移位暫存器，包括一控制電路，具有一啟始脈沖信號輸入端、一第一時鐘脈沖信號輸入端以及一電源電 壓輸入端，該控制電路包括一第一控制晶體管，該第一控制晶體管的柵極電性耦接至該第一時鐘脈沖信號輸入 端，該第一控制晶體管的源/漏極電性耦接至該電源電壓輸入端，且該第一控制晶體管的 漏/源極通過一耦合電容與該第一控制晶體管的該柵極電性相接；以及一第二控制晶體管，該第二控制晶體管的柵極電性耦接至該第一時鐘脈沖信號輸入 端，該第二控制晶體管的源/漏極電性耦接至該第一控制晶體管的該漏/源極，且該第二控 制晶體管的漏/源極電性耦接至該啟始脈沖信號輸入端；以及一第一輸出晶體管，該第一輸出晶體管的柵極電性耦接至該第一控制晶體管的該漏/ 源極，該第一輸出晶體管的源/漏極作為一柵極驅動信號輸出端，且該第一輸出晶體管的 漏/源極作為一第二時鐘脈沖信號輸入端；其中，該第一控制晶體管、該第二控制晶體管以及該第一輸出晶體管均是負臨界電壓 晶體管。
12.如權利要求11所述的移位暫存器，其中該第一輸出晶體管的該源/漏極進一步通 過另一耦合電容與該第一輸出晶體管的該柵極電性相接。
13.如權利要求11所述的移位暫存器，還包括一第二輸出晶體管，該第二輸出晶體管 的柵極電性耦接至該控制電路的該第一控制晶體管的該漏/源極，該第二輸出晶體管的源 /漏極作為一啟始脈沖信號輸出端，且該第二輸出晶體管的漏/源極電性耦接至該柵極驅 動信號輸出端或該第二時鐘脈沖信號輸入端，并且該第二輸出晶體管是一負臨界電壓晶體 管。
14.如權利要求11所述的移位暫存器，還包括一重置晶體管，該重置晶體管的柵極電 性耦接至該控制電路的該第一時鐘脈沖信號輸入端，該重置晶體管的源/漏極作為另一電 源電壓輸入端，且該重置晶體管的漏/源極電性耦接至該柵極驅動信號輸出端，并且該重 置晶體管是一負臨界電壓晶體管。
全文摘要
本發(fā)明涉及一種移位暫存器，其包括多個晶體管，接受啟始脈沖信號、第一時鐘脈沖信號以及第二時鐘脈沖信號的控制以產(chǎn)生柵極驅動信號；其中第一時鐘脈沖信號與第二時鐘脈沖信號互為反相，且第一時鐘脈沖信號的低電平與第二時鐘脈沖信號的低電平相異。另外，各個晶體管均為負臨界電壓晶體管；且每一晶體管處于截止狀態(tài)時，此晶體管的柵極的電位小于此晶體管的源/漏極的電位。本發(fā)明的移位暫存器的電路結構可達成有效縮小晶體管尺寸以及降低功率消耗的功效。
文檔編號H01L27/105GK101807436SQ20101015841
公開日2010年8月18日 申請日期2010年3月31日 優(yōu)先權日2010年3月31日
發(fā)明者劉俊欣, 楊欲忠, 蘇國彰, 陳勇志 申請人:友達光電股份有限公司