專利名稱：場效應(yīng)晶體管反相器以及制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及基于納米線的器件，并且更具體地，涉及場效應(yīng)晶體管(FET)邏輯反 相器。
背景技術(shù)：
按照其基本形式，場效應(yīng)晶體管(FET)包括源極區(qū)、漏極區(qū)以及源極區(qū)和漏極區(qū) 之間的溝道。柵極調(diào)節(jié)流經(jīng)源極區(qū)和漏極區(qū)之間的溝道的電子流。FET被用作多種不同類型的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路的基本構(gòu)成塊。 例如，邏輯柵極反相器是多種集成電路設(shè)計(jì)的共同組件，其可以使用η溝道場效應(yīng)晶體管 (NFET)和ρ溝道場效應(yīng)晶體管(PFET)器件的一個(gè)或多個(gè)互補(bǔ)對來形成。典型的NFET/PFET 反相器配置為將NFET的源極區(qū)連接至PFET的漏極區(qū)，并且器件的柵極彼此連接。這種標(biāo)準(zhǔn)的反相器布局具有兩個(gè)FET尺寸的占地面積。由于反相器在多數(shù)電路設(shè) 計(jì)中的普及，降低反相器的布局占地面積將得到實(shí)現(xiàn)多數(shù)電路設(shè)計(jì)所需的布局面積的顯著 降低。因此，期望可縮放的FET反相器及其制造技術(shù)。

發(fā)明內(nèi)容
本發(fā)明提供基于納米線的器件。在本發(fā)明的一個(gè)方面，提供一種場效應(yīng)晶體管 (FET)反相器。該FET反相器包括垂直定向在疊置體中的多個(gè)器件層，每個(gè)器件層具有源極 區(qū)、漏極區(qū)以及連接源極區(qū)與漏極區(qū)的多個(gè)納米線溝道，其中一個(gè)或多個(gè)器件層的源極區(qū) 和漏極區(qū)摻雜有η型雜質(zhì)，并且一個(gè)或多個(gè)其他器件層的所述源極區(qū)和所述漏極區(qū)摻雜有 P型雜質(zhì)；圍繞納米線溝道的每個(gè)器件層共用的柵極；與摻雜有η型雜質(zhì)的一個(gè)或多個(gè)器件 層的源極區(qū)的第一接觸；與摻雜有P型雜質(zhì)的一個(gè)或多個(gè)器件層的源極區(qū)的第二接觸；以 及每個(gè)器件層的漏極區(qū)共用的第三接觸。在本發(fā)明的另一方面，提供一種制造FET反相器的方法。該方法包括以下步驟。形 成垂直定向在疊置體中的多個(gè)器件層，每個(gè)器件層具有源極區(qū)、漏極區(qū)以及連接源極區(qū)和 漏極區(qū)的多個(gè)納米線溝道。向一個(gè)或多個(gè)器件層的源極區(qū)和漏極區(qū)中引入η型雜質(zhì)。向一 個(gè)或多個(gè)其他器件層的源極區(qū)和漏極區(qū)中引入P型雜質(zhì)。圍繞納米線溝道形成每個(gè)器件層 共用的柵極。形成與摻雜有η型雜質(zhì)的一個(gè)或多個(gè)器件層的源極區(qū)的第一接觸。形成與摻 雜有P型雜質(zhì)的一個(gè)或多個(gè)器件層的源極區(qū)的第二接觸。形成每個(gè)器件層的漏極區(qū)共用的 第三接觸。通過參考以下詳細(xì)描述以及附圖，將會獲得對本發(fā)明以及本發(fā)明的其他特征和優(yōu) 點(diǎn)更為全面的理解。


圖1是示出按照本發(fā)明一個(gè)實(shí)施方式的用于場效應(yīng)晶體管(FET)反相器制造的開始結(jié)構(gòu)的剖面圖；圖2是示出按照本發(fā)明一個(gè)實(shí)施方式的多個(gè)納米線硬掩模的剖面圖；圖3是示出按照本發(fā)明一個(gè)實(shí)施方式的形成于反相器有源區(qū)域之上的虛柵極的 剖面圖；圖4是示出按照本發(fā)明一個(gè)實(shí)施方式的在虛柵極周圍裁剪的納米線硬掩模的剖 面圖；圖5是示出按照本發(fā)明一個(gè)實(shí)施方式的在虛柵極周圍沉積的填充物層的剖面圖；圖6是示出按照本發(fā)明一個(gè)實(shí)施方式的已經(jīng)去除了虛柵極從而得到形成于填充 物層中的溝槽的剖面圖；圖7是示出按照本發(fā)明一個(gè)實(shí)施方式的鰭疊置體的剖面圖；圖8是示出按照本發(fā)明一個(gè)實(shí)施方式的去除了納米線硬掩模的暴露氮化物部分 的剖面圖；圖9是示出按照本發(fā)明一個(gè)實(shí)施方式的形成于溝槽中的間隔體的剖面圖；圖10是示出按照本發(fā)明一個(gè)實(shí)施方式的從鰭疊置體中去除了犧牲層的剖面圖；圖11是示出按照本發(fā)明一個(gè)實(shí)施方式的在FET反相器中形成了不同的η摻雜和 P摻雜層的剖面圖；圖12是示出按照本發(fā)明一個(gè)實(shí)施方式的形成于溝槽中的替換柵極的剖面圖；圖13是示出按照本發(fā)明一個(gè)實(shí)施方式的去除了填充物層的剖面圖；圖14是示出按照本發(fā)明一個(gè)實(shí)施方式的漏極源極接觸的剖面圖；圖15是示出按照本發(fā)明一個(gè)實(shí)施方式的源極區(qū)間隔的剖面圖；以及圖16是示出按照本發(fā)明一個(gè)實(shí)施方式的源極區(qū)接觸的剖面圖。
具體實(shí)施例方式圖1-圖16是示出用于制造基于全包圍柵極(gate-all-around，GAA)納米線的場 效應(yīng)晶體管(FET)反相器的示例性方法的框圖。如下文詳細(xì)描述的，本技術(shù)利用大馬士革 柵極工藝來構(gòu)造與柵極自對準(zhǔn)的源極區(qū)/漏極區(qū)。圖1是示出用于FET反相器制造工藝的開始結(jié)構(gòu)100的剖面圖。為了形成結(jié)構(gòu) 100，使用淺溝槽隔離(STI)來限定絕緣體上硅(SOI)晶片中的有源區(qū)域。也即，提供晶片 102，其具有掩埋氧化物(BOX)層106上的SOI層104。SOI晶片通常還包括其他層，諸如襯 底，其未在此描繪中示出。BOX層106可以包括任何適當(dāng)?shù)慕^緣體材料，包括但不限于諸如 二氧化硅(SiO2)的電介質(zhì)材料。盡管圖1示出了單個(gè)有源區(qū)域的形成，但是可以理解，可 以在單個(gè)晶片中形成多個(gè)有源區(qū)域。繼而在晶片上疊置形成硅(Si)和犧牲層的交替序列，其中SOI層104作為該序列 中的第一個(gè)Si層。特別地，從SOI層104開始向上移動，在SOI層104上外延生長犧牲層 107。犧牲層107包括晶體材料，其可以對于Si選擇性地被刻蝕，諸如硅鍺(SiGe)。犧 牲層107包含高濃度的雜質(zhì)，在該雜質(zhì)被引入Si層(例如，通過工藝中稍后執(zhí)行的退火) 時(shí)，其得到η型或者ρ型Si。例如，磷(P)或者砷(As)是典型的η型雜質(zhì)，而硼(B)是典型 的P型雜質(zhì)。可以使用從大約IX IO19原子每立方厘米(atoms/cm3)到大約lX 1022atomS/cm3的雜質(zhì)濃度。摻雜可以原位執(zhí)行(也即，在犧牲層107的生長期間包含雜質(zhì))或者非原 位執(zhí)行(也即，在犧牲層107的生長之后，使用諸如離子注入的技術(shù))，其中如果需要相鄰的 η型和ρ型摻雜區(qū)從而在同一層中形成相鄰的NFET和PFET，則優(yōu)選非原位摻雜?？梢栽跔奚鼘?07上外延生長可選的非摻雜晶體Si層108。此外，可選地，可以在 Si層108之上以交替的方式形成一個(gè)或多個(gè)附加犧牲層和/或晶體Si層，其中，附加犧牲 層的屬性與犧牲層107相同，并且附加晶體Si層的屬性與Si層108相同。出于說明目的 以及描述的簡便，在Si層108之上示出了一個(gè)附加犧牲層109和一個(gè)附加Si層110。然 而，這些層是可選的，并且可以想到不存在這些層的實(shí)施方式。此外，可以存在比示出的更 多或者更少的這些層。按照一個(gè)示例性實(shí)施方式，犧牲層107和109的摻雜彼此相同。接下來，在疊置體上沉積電絕緣層111。在圖1所示的示例性配置中，絕緣層111 沉積在Si層110之上?？梢允褂没瘜W(xué)氣相沉積(CVD)、等離子增強(qiáng)型CVD(PECVD)或者不 會引起Si層110的物理或者化學(xué)改變的任何適當(dāng)技術(shù)來沉積絕緣層111。按照一個(gè)示例 性實(shí)施方式，絕緣層111包含晶體電絕緣材料(諸如鉆石)或者非晶體電絕緣材料(諸如 SiO2)。繼而在絕緣層111之上形成晶體Si層112。在絕緣層111包括晶體電絕緣材料的 情況下，Si層112可以在絕緣層111上外延生長。在絕緣層111包括非晶體電絕緣材料的 情況下，可以通過晶片鍵合技術(shù)在絕緣層111之上引入Si層112，例如，從處理晶片轉(zhuǎn)移晶 體Si層112。可選地，可以在Si層112之上以交替的方式外延生長一個(gè)或多個(gè)附加犧牲層和/ 或晶體Si層。出于說明目的以及描述的簡便，在Si層112上示出了一個(gè)犧牲層113和一 個(gè)Si層114。然而，這些層是可選的，并且可以想到不存在這些層的實(shí)施方式。此外，可以 存在比所示的更多或者更少的這些層。絕緣層111之上的犧牲層(如果存在的話)與絕緣層111之下的犧牲層(例如，犧 牲層107和109)具有相同的屬性。然而，絕緣層111之上的犧牲層中的摻雜(如果存在的 話)的極性與絕緣層111之下的犧牲層中的摻雜相反。例如，如果絕緣層111之下的犧牲 層中的摻雜為η型，則絕緣層111之上的犧牲層中的摻雜為P型，反之亦然。與絕緣層111 之下的犧牲層不同，絕緣層111之上的犧牲層可以可選地保持為無摻雜。在晶體Si層112 是通過晶片鍵合從處理晶片轉(zhuǎn)移的情況下(參見上文)，絕緣層111之上交替的犧牲層和/ 或晶體Si層(如果存在的話)可以在晶體Si層112生長之前在處理晶片上生長，并且在 轉(zhuǎn)移晶體Si層112的同時(shí)被轉(zhuǎn)移到開始襯底。繼而在疊置體上沉積第一硬掩模116。在圖1所示的示例性配置中，硬掩模116沉 積在Si層114之上。硬掩模116可以具有與絕緣層111相同的成分(例如，SiO2),并且可 以按照與絕緣層111相同的方式來沉積。按照一個(gè)示例性實(shí)施方式，硬掩模116具有從15 納米(nm)到大約20nm的厚度，例如具有20nm的厚度。如上所述，每個(gè)犧牲層可以通過外延生長工藝的方式來沉積。因此，每個(gè)犧牲層包 括單個(gè)晶體材料。按照一個(gè)示例性實(shí)施方式，每個(gè)犧牲層具有從大約5nm到大約20nm的厚 度。然而，為了使寄生電容最小化，每個(gè)犧牲層的厚度應(yīng)當(dāng)盡可能小，同時(shí)仍然為柵極電介 質(zhì)/柵極留出足夠的空間，以適應(yīng)在稍后工藝中去除犧牲層時(shí)形成的間隙。類似地，上文描 述的每個(gè)Si層可以通過外延生長工藝的方式來沉積。因此，每個(gè)Si層也包括單個(gè)晶體材料。按照一個(gè)示例性實(shí)施方式，每個(gè)Si層具有從大約5nm到大約20nm的厚度。用來形成Si層和/或犧牲層的外延生長工藝可以在小于大約800攝氏度(°C )的 溫度下執(zhí)行，例如，在小于大約650°C的溫度下執(zhí)行。該工藝可以在不破壞每個(gè)層的生長之 間的真空的情況下執(zhí)行，或者備選地，可以破壞層之間的真空以支持額外處理，例如特定層 的非原位摻雜。不論是否破壞層之間的真空，優(yōu)選地在每個(gè)后續(xù)層形成之間執(zhí)行凈化步驟。 在形成每個(gè)Si層和犧牲層中使用的生長壓力小于大約100托，例如，小于大約50托。請注 意，利用這些示例性的外延生長參數(shù)，每個(gè)Si層或者犧牲層的厚度變化應(yīng)當(dāng)不會超過百分 之五(5%)。Si層的部分將用來在稍后的制造工藝中形成納米線溝道，并且每個(gè)犧牲層的 厚度將確定納米線溝道之間在ζ方向上的距離。使用STI來將Si層/犧牲層平坦化和隔離為晶片的有源區(qū)域。STI包含普通的 光刻和刻蝕工藝，這對于本領(lǐng)域技術(shù)人員而言是公知的，因此不在此進(jìn)一步描述。STI通常 與納米特征尺寸范圍中的工藝技術(shù)結(jié)合使用。使用諸如CVD、PECVD或者原子層沉積(ALD) 的沉積工藝，與疊置體的一個(gè)或多個(gè)側(cè)壁相鄰地形成氮化物襯里118?，F(xiàn)在形成于晶片的有 源面積中的疊置體將在稍后的工藝中用于形成反相器的納米線溝道。由此，疊置體的各層 的配置限定了納米線在ζ方向上的位置。繼而在疊置體上沉積第二硬掩模120。按照一個(gè)示例性實(shí)施方式，硬掩模120包括 氮化物層，并且使用低壓化學(xué)氣相沉積(LPCVD)沉積到大約15nm到大約20nm的厚度，例如 大約20nm的厚度。如下文詳述，硬掩模116和硬掩模120將被構(gòu)圖(按照納米線在χ方向 上的期望位置)為多個(gè)個(gè)體納米線硬掩模。圖2是示出被構(gòu)圖為多個(gè)個(gè)體納米線硬掩模122的第一硬掩模和第二硬掩模的剖 面圖。如上文所強(qiáng)調(diào)的，硬掩模的構(gòu)圖與納米線的期望位置相稱。按照一個(gè)示例性實(shí)施方 式，抗蝕劑膜(未示出)被沉積在硬掩模120上，并且利用每個(gè)納米線硬掩模122的占地面 積和位置來構(gòu)圖。在一個(gè)示例中，使用反應(yīng)離子刻蝕(RIE)來形成納米線硬掩模，并且因 此，抗蝕劑膜包括諸如氫化倍半硅氧烷(HSQ)的抗蝕劑材料，其使用電子束(e-beam)光刻 來構(gòu)圖，并被轉(zhuǎn)移到基于碳的抗蝕劑。繼而，根據(jù)第一硬掩模包括氧化物而第二硬掩模包括氮化物這一事實(shí)，使用一系 列選擇性的RIE步驟來形成硬掩模開口級。例如，首先使用將抗蝕劑膜(未示出)用作掩 模的氮化物選擇性RIE來去除抗蝕劑膜之下除部分硬掩模120之外的所有部分，從而定義 納米線硬掩模的氮化物部分122a。包括氧化物的硬掩模116充當(dāng)?shù)镞x擇性RIE的刻蝕 停止。氮化物選擇性RIE還可以同時(shí)刻蝕氮化線118，其中Si層114充當(dāng)刻蝕停止。接下來，使用氮化物部分作為掩模，使用氧化物選擇性RIE來去除氮化物掩模之 下除部分硬掩模116之外的所有部分，從而定義納米線硬掩模的氧化物部分122b。Si層 114充當(dāng)氧化物選擇性RIE的刻蝕停止。在此示例中，納米線硬掩模的氮化物部分122a和 氧化物部分122b每個(gè)都具有大約15nm到大約20nm的厚度，例如大約20nm的厚度。氮化物部分122a和氧化物部分122b形成了雙納米線硬掩模結(jié)構(gòu)。使用雙納米線 硬掩模結(jié)構(gòu)允許在Si層中形成更為精確和統(tǒng)一的納米線。也即，利用雙硬掩模結(jié)構(gòu)，氮化 物部分122a將在虛柵極定義(參見圖3，下文描述)期間保護(hù)氧化物部分122b的完整性， 而氧化物部分122b將在間隔體(氮化物選擇性)刻蝕(參加下文描述)期間保護(hù)納米線。 對于最小化納米線維度的變化而言，維護(hù)納米線硬掩模的良好完整性是重要的。隨著器件尺寸不斷變小，不期望的維度變化的效應(yīng)將變得尤為顯著。在此示例中，納米線硬掩模122被配置為具有小于大約200nm的節(jié)距(也即，空間 頻率)，例如從大約IOnm到大約200nm(例如，從大約40nm到大約50nm)。為了最大化布局 密度以及最小化寄生電容，節(jié)距應(yīng)當(dāng)在構(gòu)圖和處理限制內(nèi)盡可能地小。為了實(shí)現(xiàn)小于由直 接光刻所定義的節(jié)距，可以使用節(jié)距倍增技術(shù)，諸如側(cè)壁圖像轉(zhuǎn)移或者倍增構(gòu)圖/倍增刻 蝕。每個(gè)納米線硬掩模122的寬度123小于大約40nm，例如，從大約5nm到大約40nm(例 如，從大約5nm到大約lOnm)。每個(gè)納米線硬掩模122的節(jié)距/寬度將確定每個(gè)納米線的節(jié) 距/寬度。圖3是示出形成于有源區(qū)域之上的虛柵極126的剖面圖。如圖3所示，在Si層 114之上形成氧化物停止層，也即氧化物層124。按照一個(gè)示例性實(shí)施方式，使用熱氧化來 將氧化物層124生長為達(dá)到大約4nm(例如，達(dá)到大約2nm)的厚度。Si層114的一部分在 該熱氧化過程期間被消耗。由此，Si層114的厚度減小例如最多2nm，例如，減小達(dá)到大約 Inm0為了開始大馬士革柵極工藝，形成虛柵極結(jié)構(gòu)126。通過下文描述將會清楚，虛柵 極結(jié)構(gòu)126定義了納米線在y方向上的位置以及最終器件結(jié)構(gòu)的柵極位置。按照一個(gè)示例 性實(shí)施方式，虛柵極結(jié)構(gòu)包含多晶Si (多晶硅)。可以通過以下工藝來形成虛柵極126。首先，使用LPCVD在氧化物層124/納米線 硬掩模122上沉積厚度從大約IOOnm到大約150nm(例如，大約140歷)的多晶硅層。由于 多晶硅層的厚度將確定虛柵極的高度，因此可以在沉積之后使用化學(xué)機(jī)械拋光(CMP)，以實(shí) 現(xiàn)期望的厚度/高度。在多晶硅層上沉積抗蝕劑膜(未示出)，利用虛柵極的占地面積和 位置對其進(jìn)行掩模和構(gòu)圖(其上將是反相器的納米線溝道)。繼而，使用多晶硅選擇性RIE 來去除位于納米線硬掩模之上的、除部分多晶硅層之外的所有部分(也即，在y方向上集中 在納米線硬掩模之上)，得到虛柵極126。按照一個(gè)示例性實(shí)施方式，虛柵極126具有大約 IOOnm到大約150nm (例如，140nm)的高度128以及大約30nm到大約50nm (例如，大約45nm) 的長度130。如箭頭132所示，可選地，可以使用從上到下注入在絕緣層111上摻雜一個(gè)或多個(gè) 晶體Si層。該從上到下注入的摻雜的極性應(yīng)當(dāng)與絕緣層111之下的犧牲層中的摻雜相反。 例如，如果絕緣層111之下的犧牲層(也即，犧牲層107以及任何可選犧牲層之一(如果存 在的話))中的摻雜為η型，則絕緣層111之上的Si層中的摻雜為ρ型，反之亦然。僅當(dāng)絕 緣層111之上不存在犧牲層或者絕緣層111之上存在的犧牲層在先前步驟中沒有準(zhǔn)備好摻 雜的情況下，需要該從上到下的注入步驟。從上到下注入的深度被選擇為影響絕緣層111 之上的層，但是不影響絕緣層111之下的層。該注入的條件是本領(lǐng)域技術(shù)人員公知的，并且 可以根據(jù)所使用的雜質(zhì)種類而變化。按照一個(gè)示例性實(shí)施方式，使用注入來摻雜疊置體中 最上面的Si層，也即，Si層114。圖4是示出在虛柵極周圍裁剪的納米線硬掩模的剖面圖?？梢允褂脤τ谔摉艠O材 料具有選擇性的各向異性刻蝕(也即，不會刻蝕虛柵極)來去除從虛柵極126之下延伸出 的納米線硬掩模122。如箭頭134所示，可以代之以在工藝中的該點(diǎn)執(zhí)行上文結(jié)合圖3描述 的從上到下注入，也即，在去除了從虛柵極126下延伸出的納米線硬掩模122的部分之后而 非之前。
圖5是示出在虛柵極126周圍沉積的(犧牲)填充物層136的剖面圖。填充物層 136可以包含任何適當(dāng)?shù)奶畛湮锊牧?，包括諸如SiO2等電介質(zhì)材料。按照一個(gè)示例性實(shí)施 方式，使用高密度等離子體(HDP)在虛柵極126周圍沉積填充物層136。繼而使用CMP來 平坦化填充物材料，其使用虛柵極作為刻蝕停止。由此，填充物層136將具有與虛柵極的高 度相等的厚度，例如從大約30nm到大約150nm，例如從大約IOOnm到大約150nm，例如大約 140nmo圖6是示出已被去除的虛柵極的剖面圖?？梢允褂弥T如化學(xué)下游或氫氧化鉀 (KOH)刻蝕或者RIE之類的化學(xué)刻蝕工藝來去除虛柵極126。如圖6所示，虛柵極126的去 除得到了形成于填充物層136中的溝槽138。由于溝槽138是虛柵極126的負(fù)性圖案，因此 溝槽138也集中位于納米線硬掩模122之上(也即，在y方向上)。按照一個(gè)示例性實(shí)施方 式，溝槽138將器件的(納米線)溝道區(qū)與器件的源極區(qū)和漏極區(qū)區(qū)分開?？涛g還可能對填充物層136產(chǎn)生影響，去除其部分。例如，在用以去除虛柵極126 的刻蝕工藝之后，填充物層136可以減小到大約30nm到大約125nm的厚度139，例如大約 80nmo使用虛柵極是本技術(shù)的一個(gè)重要方面。也即，虛柵極允許在填充物層之前放置納 米線硬掩模，使得在去除虛柵極時(shí)，露出的納米線硬掩模已經(jīng)存在于溝槽之中。納米線硬掩 模對于在有源區(qū)域中形成較為精確和統(tǒng)一的納米線而言是重要的。圖7是示出刻蝕進(jìn)入Si層/犧牲層的鰭疊置體140的剖面圖。一旦如下所述從犧 牲層被釋放，在Si層中形成的鰭將是反相器的納米線溝道。按照一個(gè)示例性實(shí)施方式，使 用Si選擇性RIE來去除溝槽138中未被納米線硬掩模122掩模的Si層/犧牲層的部分。 BOX層106充當(dāng)鰭刻蝕的刻蝕停止。以此方式構(gòu)圖的鰭疊置體140將具有銳利、良好定義的 邊緣。如上所述，這是使用雙(氮化物/氧化物)硬掩模對納米線進(jìn)行構(gòu)圖的結(jié)果。本技術(shù)的一個(gè)優(yōu)點(diǎn)在于，鰭僅在溝槽138之內(nèi)被刻蝕，而保持器件的源極區(qū)/漏極 區(qū)在填充物層136之下完整無缺。此外，以此方式產(chǎn)生的源極區(qū)/漏極區(qū)將與溝槽138自對 準(zhǔn)，并且由此與將在溝槽138中形成的器件柵極自對準(zhǔn)(參見下文描述)。基于納米線硬掩 模122的節(jié)距和寬度，所形成的鰭(包括在將作為反相器的納米線溝道的Si層中形成的那 些鰭)具有小于大約200nm的節(jié)距(也即，空間頻率)，例如從大約IOnm到大約200nm，例 如從大約40nm到大約50nm ；并且具有小于大約40nm的寬度，例如從大約5nm到大約40nm， 例如從大約5nm到大約10nm。圖8是示出已去除的納米線硬掩模的暴露氮化物部分122a(也即，溝槽138中的 部分)的剖面圖?？梢允褂孟鄬τ谘趸锊糠謥磉x擇性地去除納米線硬掩模的氮化物部 分的任何刻蝕工藝。然而，理想上，應(yīng)當(dāng)選擇氮化物部分的厚度，使得其在先前的鰭刻蝕期 間最多地消耗，這是因?yàn)榇藭r(shí)在硬掩模結(jié)構(gòu)上不應(yīng)留下很多氮化物。理想上，這樣來設(shè)計(jì)硬 掩模的氧化物部分122b，使得其在間隔體刻蝕(參見圖9，下文描述)期間完全消耗。在間 隔體刻蝕之后剩余的任何氧化物硬掩模應(yīng)當(dāng)足夠薄，以便在柵極疊置體沉積之前的清理期 間被去除。柵極疊置體預(yù)清理是去除Si表面上的有機(jī)污染物、金屬污染物以及任何原生氧 化物的標(biāo)準(zhǔn)工藝?？梢允褂糜糜谌コ趸锏臐穹ɑ蛘吒煞ɑ瘜W(xué)刻蝕工藝來去除原生氧化 物。一個(gè)示例是100 1的稀釋氫氟酸(HF)。圖9是示出形成于溝槽138中的間隔體142的剖面圖。該步驟是可選的。在將是源極區(qū)/漏極區(qū)與柵極(將形成于溝槽138中，參見圖12，下文描述)的部分之間放置間隔 體將有助于最小化完成器件中的寄生電容，但是其對于防止在加高的源極/漏極(RSD)外 延生長或硅化物期間的柵極到源極/漏極短接(也即，如典型的FET流)并非必需的。間 隔體142用來將柵極相對于源極區(qū)/漏極區(qū)偏置一定的距離。按照一個(gè)示例性實(shí)施方式，通過向溝槽138中沉積氮化物層來形成間隔體142。繼 而在氮化物層上沉積抗蝕劑膜(未示出)，利用間隔體的位置和占地面積對其進(jìn)行掩模和 構(gòu)圖。繼而使用氮化物選擇性RIE在氮化物層中定義間隔體142。需要大定時(shí)的過刻蝕來 清除鰭疊置體140的側(cè)壁，使得間隔體142僅沿溝槽138的側(cè)壁存在，而不存在于鰭疊置體 140之上。由此，間隔體142的最小下拉(pulldown)是鰭疊置體和剩余(氧化物部分122b) 納米線硬掩模的高度。例如，過刻蝕的量在去除整個(gè)氮化物層所需的刻蝕時(shí)間的大約50% 到大約80%之間。按照一個(gè)示例性實(shí)施方式，間隔體142具有從大約5nm到大約25nm的長 度144。間隔體142的最大高度等于溝槽138的厚度139減去間隔體下拉的高度146。間 隔體的最小高度是鰭疊置體140的高度148。硬掩模的氧化物部分122b在去除氮化物層所 需的長過刻蝕期間暴露出來，并且將很可能在此步驟中被侵蝕，這歸因于用來去除氮化物 層的氮化物刻蝕的不完美的選擇性。理想地，硬掩模的氧化物部分122b被設(shè)計(jì)為僅具有足 以在此步驟期間被完全侵蝕的厚度。圖10是示出已從納米線鰭疊置體中的Si層之間去除了犧牲層的剖面圖。SOI層 104和Si層108、110、112和114現(xiàn)在被釋放的部分104a、108a、110a、112a和114a分別是 器件的納米線溝道。納米線溝道的這多個(gè)層在此也稱為納米線“網(wǎng)格(mesh)”?？梢匀缦聫啮挴B置體去除犧牲層?？梢允褂门cSi層相比利用犧牲層的較低氧化 可能的化學(xué)刻蝕劑。這種刻蝕劑的示例包括但不限于1 2 3的HF 過氧化氫(H2O2) 醋酸(CH3COOH)混合物，或者硫酸(H2SO4)與H2O2的混合物。備選地，可以使用干法刻蝕工 藝，諸如氧氣(O2)等離子體刻蝕或者通常用于刻蝕的等離子化學(xué)物。如果電絕緣層是氧化 物，可以使用HF H2O2 CH3COOH來去除電絕緣層。還可以使用直接DHF刻蝕。如果電絕 緣層是晶體電介質(zhì)，將需要不同的刻蝕，例如使用對于Si有選擇性的刻蝕劑。圖11是示出形成于FET反相器中的η摻雜和ρ摻雜層的剖面圖。在制造工藝中的 此時(shí)，F(xiàn)ET反相器中的不同層是可區(qū)分的。這些層在此也稱為器件層，因?yàn)槊總€(gè)層包括源極 區(qū)和漏極區(qū)(例如，填充物層136之下的SOI層104和Si層108、110、112和114的部分) 以及連接源極區(qū)和漏極區(qū)的多個(gè)納米線溝道(也即，分別是SOI層104和Si層108、110、 112和114的部分104a、108a、110a、112a和114a)。圖11中示出了這些器件層的一個(gè)示例 性配置，其中η摻雜器件層標(biāo)為“NFET層”，而ρ摻雜器件層標(biāo)為“PFET層”。如下文詳細(xì)描 述，器件層共享共同的柵極。雖然兩個(gè)給定的器件層可能由間隙或者由其他層而彼此隔開， 但是出于描述器件層疊置體之目的，認(rèn)為這兩個(gè)器件層是相鄰的器件層。例如，圖11中所 示的三個(gè)NFET器件層被認(rèn)為是彼此相鄰的層，雖然它們可由源極區(qū)和漏極區(qū)中的犧牲層 隔開。 按照一個(gè)示例性實(shí)施方式，在電絕緣層111之下，存在摻雜有η型雜質(zhì)的一個(gè)或多 個(gè)犧牲層；并且在電絕緣層111之上，存在摻雜有P型雜質(zhì)的一個(gè)或多個(gè)犧牲層。繼而執(zhí)行 退火，以便將電絕緣層111之下的犧牲層的η型雜質(zhì)(現(xiàn)在僅存在于源區(qū)和漏區(qū)中)擴(kuò)散 /激活遍及NFET器件層的源極區(qū)/漏極區(qū)雜質(zhì)，并且將電絕緣層111之上的犧牲層的ρ型雜質(zhì)(現(xiàn)在僅存在于源區(qū)和漏區(qū)中)擴(kuò)散/激活遍及PFET器件層的源極區(qū)/漏極區(qū)雜質(zhì)。 該退火的溫度可以在1，000°C到1，100°C范圍內(nèi)，并且退火的持續(xù)時(shí)間可以從幾毫秒(ms) (例如，5ms)變化到幾秒(例如，5秒)。納米線溝道保持為未摻雜，這是薄溝道、完全耗盡 器件(諸如，納米線I7ET)的重要優(yōu)點(diǎn)。在放置柵極(參見下文)之前，使用例如CMP將填 充物層136拋平到間隔體142，執(zhí)行濕法化學(xué)清除來去除表面污染物和原生氧化物，并且在 納米線溝道上形成柵極電介質(zhì)。按照一個(gè)示例性實(shí)施方式使用不同的化學(xué)氧化物來優(yōu)選地氧化未被間隔體覆蓋 的源極區(qū)/漏極區(qū)中的犧牲材料的區(qū)域。犧牲材料的這些區(qū)域可以優(yōu)選地被氧化為暴露的 Si納米線溝道區(qū)域。繼而，在納米線溝道上形成電介質(zhì)，例如SiO2或者高K柵極電介質(zhì)，諸 如氧化鉿(HfO2)。這是柵極電介質(zhì)(將把柵極從納米線溝道隔開)。接下來，如圖12中的 剖面圖所示，通過利用柵極材料填充溝槽138，圍繞納米線溝道在溝槽138中形成替換柵極 150。一旦將柵極材料填充到了溝槽138中，便使用CMP來對柵極進(jìn)行平坦化，其中填充物 層136充當(dāng)刻蝕停止。適當(dāng)?shù)臇艠O材料包括但不限于一個(gè)或多個(gè)多晶硅、沉積金屬以及諸 如金屬多晶硅等多個(gè)金屬的混合疊置體。圖13是示出了去除了填充物層136的剖面圖。按照一個(gè)示例性實(shí)施方式，填充物 層136包括SiO2,并且使用諸如氧化物選擇性RIE的氧化物選擇性刻蝕工藝被去除。氧化 物層124也由該刻蝕工藝去除。去除填充物層136和氧化物層124是為了允許各器件層的 源極區(qū)和漏極區(qū)中的接觸形成，參見下文。圖14是示出形成于器件層的漏極區(qū)中的接觸152的剖面圖。在圖14所示的方向 中，器件層在柵極左側(cè)的部分被任意地指定為源極區(qū)，并且器件層在柵極右側(cè)的部分被指 定為漏極區(qū)。按照一個(gè)實(shí)施方式，這樣來形成接觸152 首先層狀沉積硬掩模(未示出)，并且利 用接觸152的位置和占地面積對硬掩模進(jìn)行構(gòu)圖。繼而對經(jīng)過構(gòu)圖的硬掩模執(zhí)行凹槽刻蝕 (或者刻蝕步驟的組合)，以形成貫穿器件層漏區(qū)的溝槽。繼而去除硬掩模。使用本領(lǐng)域技術(shù)人員公知的標(biāo)準(zhǔn)方法在溝槽中形成硅化物層。例如，將包含諸如 鎳(Ni)之類金屬的層沉積到從大約5nm到大約30nm的厚度，例如15nm的厚度。繼而在從 大約350°C到大約500° (例如，450°C)的溫度下對晶片進(jìn)行持續(xù)時(shí)間為幾毫秒(例如，5 毫秒)到幾秒(例如，5秒)的退火，使得暴露的Si與Ni發(fā)生反應(yīng)以形成硅化鎳。繼而使 用諸如王水(包含硝酸和硫酸)之類對硅化物具有選擇性的金屬刻蝕劑來去除未反應(yīng)的 Ni。剩余硅化物的厚度由沉積的金屬層厚度以及退火的長度和溫度確定。由于硅化物形成 期間的體積膨脹，在電絕緣層111之上和之下形成的硅化物將合并，形成電絕緣層111之上 和之下的Si層中的上部漏極和下部漏極之間的電短接。由此，構(gòu)成接觸152的硅化物層對 于每個(gè)器件層的漏極區(qū)是共用的，并且用來短接漏極區(qū)側(cè)上的NFET和PFET器件層。圖15是示出源極區(qū)隔離的剖面圖。特別地，作為器件層源極區(qū)中的接觸形成(參 見圖16，下文描述)的先導(dǎo)，源極側(cè)上的NFET和PFET器件層必須彼此隔離。按照一個(gè)示例 性實(shí)施方式，該隔離是這樣實(shí)現(xiàn)的首先去除源極區(qū)中的電絕緣層111之上的所有Si層和 犧牲層(也即，Si層114、犧牲層113以及Si層112)的一部分，例如一半。為此，可以層狀 沉積硬掩模，并且利用待去除的Si層部分的位置和占地面積來對其進(jìn)行構(gòu)圖。對經(jīng)過構(gòu)圖 的硬掩模執(zhí)行刻蝕，并繼而去除硬掩模。
繼而使用間隔體154來隔離已構(gòu)圖和未構(gòu)圖的區(qū)域。間隔體154可以包括氮化物 材料。間隔體形成技術(shù)已在上文例如結(jié)合圖9進(jìn)行了描述。圖16是示出分別形成于NFET和PFET器件層的源極區(qū)中的接觸156和158的剖面 圖。按照一個(gè)示例性實(shí)施方式，通過重復(fù)上文結(jié)合圖14描述的硅化物工藝來形成接觸156 和158。然而，在這種情況下，電絕緣層111之下的Si層中的下部源極區(qū)沒有短接至電絕緣 層111之上的Si層中的上部漏極區(qū)，這歸因于將其隔離開的間隔體154。形成硅化物，其構(gòu)成了接觸156和158。如圖16所示，NFET源極接觸156充當(dāng)反 相器的地(標(biāo)為“GND”)接觸，PFET源極接觸158充當(dāng)反相器的電源(標(biāo)為“VDD”)接觸， 柵極150充當(dāng)反相器的輸入(標(biāo)為“VIN”)接觸，并且NFET/PFET漏極接觸152充當(dāng)反相器 的輸出(標(biāo)為“VOT”)接觸。有利地，本FET反相器被配置為具有單個(gè)GAA柵極，其在與即 時(shí)疊置的納米線溝道設(shè)計(jì)相結(jié)合時(shí)，用于最大化布局面積。盡管已經(jīng)在此描述了本發(fā)明的示范性實(shí)施方式，但是可以理解，本發(fā)明不限于這 些精確實(shí)施方式，并且在不脫離本發(fā)明范圍的情況下，本領(lǐng)域技術(shù)人員可以進(jìn)行各種其他 改變和修改。
權(quán)利要求
一種場效應(yīng)晶體管(FET)反相器，包括垂直定向在疊置體中的多個(gè)器件層，每個(gè)器件層具有源極區(qū)、漏極區(qū)以及連接所述源極區(qū)與所述漏極區(qū)的多個(gè)納米線溝道，其中一個(gè)或多個(gè)所述器件層的所述源極區(qū)和所述漏極區(qū)摻雜有n型雜質(zhì)，并且一個(gè)或多個(gè)其他所述器件層的所述源極區(qū)和所述漏極區(qū)摻雜有p型雜質(zhì)；圍繞所述納米線溝道的每個(gè)所述器件層共用的柵極；與摻雜有n型雜質(zhì)的所述一個(gè)或多個(gè)器件層的所述源極區(qū)的第一接觸；與摻雜有p型雜質(zhì)的所述一個(gè)或多個(gè)器件層的所述源極區(qū)的第二接觸；以及每個(gè)所述器件層的所述漏極區(qū)共用的第三接觸。
2.如權(quán)利要求1的FET反相器，其中所述器件層中任意給定的一個(gè)器件層中的所述納 米線溝道具有從大約IOnm到大約200nm的節(jié)距。
3.如權(quán)利要求1的FET反相器，其中所述器件層中任意給定的一個(gè)器件層中的所述納 米線溝道具有從大約40nm到大約50nm的節(jié)距。
4.如權(quán)利要求1的FET反相器，其中所述疊置體中的相鄰器件層的所述納米線溝道由 從大約5nm到大約20nm的間隙彼此隔開。
5.如權(quán)利要求1的FET反相器，其中所述η型雜質(zhì)包括磷和砷中的一個(gè)或多個(gè)。
6.如權(quán)利要求1的FET反相器，其中所述ρ型雜質(zhì)包括硼。
7.如權(quán)利要求1的FET反相器，其中所述柵極與所述納米線溝道由電介質(zhì)隔開。
8.如權(quán)利要求1的FET反相器，進(jìn)一步包括所述器件層的所述源極區(qū)與所述漏極區(qū) 與所述柵極之間的間隔體。
9.如權(quán)利要求1的FET反相器，其中所述柵極包括一個(gè)或多個(gè)多晶硅和金屬。
10.如權(quán)利要求1的FET反相器，其中所述第一接觸充當(dāng)所述反相器的地接觸，所述第 二接觸充當(dāng)所述反相器的電源接觸，所述柵極充當(dāng)所述反相器的輸入接觸，并且所述第三 接觸充當(dāng)所述反相器的輸出接觸。
11.如權(quán)利要求1的FET，其中所述第三接觸短接每個(gè)所述器件層的所述漏極區(qū)。
12.如權(quán)利要求1的FET，進(jìn)一步包括電絕緣層，其將摻雜有所述η型雜質(zhì)的所述一個(gè) 或多個(gè)器件層的所述源極區(qū)和漏極區(qū)與摻雜有所述P型雜質(zhì)的所述一個(gè)或多個(gè)器件層的 所述源極區(qū)和漏極區(qū)隔開。
13.如權(quán)利要求12的FET，其中摻雜有所述η型雜質(zhì)的所述一個(gè)或多個(gè)器件層位于所 述電絕緣層之下，并且摻雜有所述P型雜質(zhì)的所述一個(gè)或多個(gè)器件層位于所述電絕緣層之 上。
14.如權(quán)利要求1的FET，其中所述納米線溝道是未摻雜的。
15.一種制造FET反相器的方法，包括步驟形成垂直定向在疊置體中的多個(gè)器件層，每個(gè)器件層具有源極區(qū)、漏極區(qū)以及連接所 述源極區(qū)和所述漏極區(qū)的多個(gè)納米線溝道；向一個(gè)或多個(gè)所述器件層的所述源極區(qū)和漏極區(qū)中引入η型雜質(zhì)；向一個(gè)或多個(gè)其他所述器件層的所述源極區(qū)和漏極區(qū)中引入P型雜質(zhì)；圍繞所述納米線溝道形成每個(gè)器件層共用的柵極；形成與摻雜有η型雜質(zhì)的所述一個(gè)或多個(gè)器件層的所述源極區(qū)的第一接觸；形成與摻雜有P型雜質(zhì)的所述一個(gè)或多個(gè)器件層的所述源極區(qū)的第二接觸； 形成每個(gè)所述器件層的所述漏極區(qū)共用的第三接觸。
16.如權(quán)利要求15的方法，其中形成所述器件層的步驟進(jìn)一步包括步驟 提供絕緣體上硅(SOI)晶片；在所述晶片上形成硅層和犧牲層的交替序列； 刻蝕所述硅層和犧牲層，以形成納米線鰭疊置體；以及 從所述納米線鰭疊置體去除所述犧牲層。
17.如權(quán)利要求16的方法，其中硅層和犧牲層的所述交替序列在所述晶片上外延生長。
18.如權(quán)利要求16的方法，進(jìn)一步包括步驟 在所述硅層和犧牲層之上形成納米線硬掩模。
19.如權(quán)利要求18的方法，其中所述納米線硬掩模包括雙硬掩模結(jié)構(gòu)，其具有氧化物 部分以及所述氧化物部分之上的氮化物部分。
20.如權(quán)利要求16的方法，其中一個(gè)或多個(gè)所述犧牲層摻雜有η型雜質(zhì)，并且其中向一 個(gè)或多個(gè)所述器件層的所述源極區(qū)和漏極區(qū)引入η型雜質(zhì)的步驟進(jìn)一步包括將所述η型雜質(zhì)從摻雜有所述η型雜質(zhì)的所述一個(gè)或多個(gè)犧牲層擴(kuò)散遍及一個(gè)或多個(gè) 所述硅層。
21.如權(quán)利要求16的方法，其中一個(gè)或多個(gè)所述犧牲層摻雜有ρ型雜質(zhì)，并且其中向一 個(gè)或多個(gè)所述器件層的所述源極區(qū)和漏極區(qū)引入P型雜質(zhì)的步驟進(jìn)一步包括將所述P型雜質(zhì)從摻雜有所述P型雜質(zhì)的所述一個(gè)或多個(gè)犧牲層擴(kuò)散遍及一個(gè)或多個(gè) 所述硅層。
22.如權(quán)利要求15的方法，進(jìn)一步包括步驟在形成所述柵極之前，在所述納米線溝道上形成電介質(zhì)。
全文摘要
提供基于納米線的器件。在一個(gè)方面，提供了一種場效應(yīng)晶體管(FET)反相器。該FET反相器包括垂直定向在疊置體中的多個(gè)器件層，每個(gè)器件層具有源極區(qū)、漏極區(qū)以及連接源極區(qū)與漏極區(qū)的多個(gè)納米線溝道，其中一個(gè)或多個(gè)器件層的源極區(qū)和漏極區(qū)摻雜有n型雜質(zhì)，并且一個(gè)或多個(gè)其他器件層的源極區(qū)和漏極區(qū)摻雜有p型雜質(zhì)；圍繞納米線溝道的每個(gè)器件層共用的柵極；與摻雜有n型雜質(zhì)的一個(gè)或多個(gè)器件層的源極區(qū)的第一接觸；與摻雜有p型雜質(zhì)的一個(gè)或多個(gè)器件層的源極區(qū)的第二接觸；以及每個(gè)器件層的漏極區(qū)共用的第三接觸。還提供了用于制造FET反相器的技術(shù)。
文檔編號H01L21/8238GK101894842SQ201010174630
公開日2010年11月24日 申請日期2010年5月6日 優(yōu)先權(quán)日2009年5月21日
發(fā)明者J·B·常, J·W·斯萊特, M·A·圭羅恩, P·常 申請人:國際商業(yè)機(jī)器公司