專利名稱：集成電路組件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于數(shù)種集成電路組件及制作數(shù)種集成電路組件的方法。
背景技術(shù)：
半導體集成電路(IC)產(chǎn)業(yè)已歷經(jīng)快速成長。在集成電路發(fā)展的進程中，隨著幾何尺寸[亦即，利用一工藝可形成的最小構(gòu)件(或線)]的減少，功能密度(亦即，每芯片面積的互連組件的數(shù)量)大體上已獲得增加。此一尺寸縮減過程通?？商峁┰鲞M生產(chǎn)效率與降低相關(guān)成本的優(yōu)勢。這樣的尺寸縮減亦已增加了處理與制造集成電路的復雜性，為了實現(xiàn)這些進展，在集成電路制造上需要相似的發(fā)展。舉例而言，隨著半導體組件，例如金屬氧化物半導體場效晶體管(MOSFETs)，歷經(jīng)許多技術(shù)節(jié)點的尺寸縮減，已經(jīng)利用磊晶半導體材料來實施應變源極/漏極特征[例如，應力源(stressor)區(qū)]，借以提升載子遷移與改進組件性能。形成具有應力源區(qū)的MOSFET通常實施磊晶成長硅來形成η型組件的抬升源極與漏極特征、以及磊晶成長鍺化硅(SiGe)來形成ρ型組件的抬升源極與漏極特征。已經(jīng)實施針對這些源極與漏極特征的形狀、架構(gòu)與材料的各種技術(shù)，借以試著且進一步改進晶體管組件的性能。雖然現(xiàn)存方法已經(jīng)大致上能滿足其所預期的目的，但這些技術(shù)在所有方面并未無完全令人滿意。

發(fā)明內(nèi)容
因此，本發(fā)明的一目的就是在提供一種集成電路組件的制造方法，可有效控制集成電路組件的表面近接與頂端深度，而可提升組件性能。本發(fā)明的另一目的是在提供一種集成電路組件，具有理想的表面近接與頂端深度，而可改善短通道效應、增加載子遷移、以及減少源極/漏極與硅化特征之間的接觸電阻。本發(fā)明提供許多不同實施例。本發(fā)明的一實施例的數(shù)種較廣型式之一包含一方法，此方法包含提供一半導體基材；形成一柵極結(jié)構(gòu)于基材上方；形成一輕摻雜源極與漏極(LDD)區(qū)于基材中，LDD區(qū)位于柵極結(jié)構(gòu)的兩側(cè)；形成數(shù)個偏移間隙壁于柵極結(jié)構(gòu)的數(shù)個側(cè)壁上；移除柵極結(jié)構(gòu)的任一側(cè)的基材的數(shù)個部分，包含LDD區(qū)的數(shù)個部分，借以在基材中形成一第一凹陷；磊晶成長一第一半導體材料，以填充第一凹陷，借此形成數(shù)個磊晶特征； 形成柵極結(jié)構(gòu)的數(shù)個主間隙壁；移除柵極結(jié)構(gòu)的任一側(cè)的基材的數(shù)個部分，包含磊晶特征的數(shù)個部分，借以在基材中形成一第二凹陷，此第二凹陷在基材中定義出一源極與漏極區(qū)； 以及磊晶成長一第二半導體材料，以填充第二凹陷，第二半導體材料不同于第一半導體材料。本發(fā)明的一實施例的數(shù)種較廣型式的另一者包含一方法，此方法包含提供一半導體基材，此半導體基材具有一第一區(qū)與一第二區(qū)；分別形成第一與第二柵極結(jié)構(gòu)于第一與第二區(qū)中的基材上方；分別形成第一與第二輕摻雜源極與漏極(LDD)區(qū)于第一與第二區(qū)中；形成數(shù)個偏移間隙壁于第一與第二柵極結(jié)構(gòu)的側(cè)壁上；形成一第一凹陷于第二柵極結(jié)構(gòu)的任一側(cè)的基材中；磊晶成長一第一半導體材料，以填充第一凹陷且位于第一 LDD區(qū)上方；形成第一與第二柵極結(jié)構(gòu)的主間隙壁；形成一第二凹陷于第二柵極結(jié)構(gòu)的任一側(cè)的基材中；以及磊晶成長一第二半導體材料，以填充第二凹陷，第二半導體材料不同于第一半導體材料。根據(jù)本發(fā)明的較廣型式的另一者，一種集成電路組件，包含一半導體基材；一柵極堆疊位于基材上方；以及數(shù)個間隙壁位于柵極堆疊的數(shù)個側(cè)壁上。此集成電路組件還包含一輕摻雜源極與漏極(LDD)區(qū)以及磊晶成長源極與漏極(S/D)區(qū)位于基材中，其中LDD 區(qū)與磊晶成長S/D區(qū)均位于柵極結(jié)構(gòu)的兩側(cè)。 磊晶源極區(qū)與磊晶漏極區(qū)均由基材的{111} 結(jié)晶面中的第一與第二刻面、以及基材的{100}結(jié)晶面中的第三刻面所定義出。本發(fā)明的優(yōu)點為可有效控制集成電路組件的表面近接與頂端深度，因而具有可改善短通道效應、增加載子遷移、以及減少源極/漏極與硅化特征之間的接觸電阻等可提升組件性能的優(yōu)勢。


從上述結(jié)合所附附圖所作的詳細描述，可對本發(fā)明有更佳的了解。需強調(diào)的是，根據(jù)業(yè)界的標準實務，各特征并未依比例繪示，且目的僅是用以說明。事實上，為了使討論更為清楚，各特征的數(shù)量及尺寸都可任意地增加或減少。圖1是繪示依照本發(fā)明各實施方式的一種集成電路組件的制作方法的流程圖；圖2至圖11是繪示依照圖1的方法的一種集成電路組件的一實施例在各個制造階段中的數(shù)個剖面示意圖。主要組件符號說明100:方法102 方塊104 方塊106 方塊108:方塊110:方塊112:方塊114:方塊116:方塊118:方塊120:方塊122 方塊200:集成電路組件210:基材212 組件區(qū)214 組件區(qū)216:隔離特征220:柵極結(jié)構(gòu)221 柵極結(jié)構(gòu)222 柵極介電層224 柵極層226 硬掩模層228 =LDD 區(qū)230 =LDD 區(qū)230A:LDD 區(qū)232 間隙襯234:偏移間隙壁236:圖案化的光阻層238:蝕刻工藝240:凹陷242 源極與漏極特征 244 磊晶特征246 間隙壁248:覆蓋層250 覆蓋層252 光阻層
254:凹陷255A 刻面255B 刻面255C 刻面255D 刻面255E 刻面255F 刻面256 源極與漏極特征α1:角度α2:角度 θ1:角度θ2:角度
具體實施例方式可了解的是以下的揭示提供了許多不同的實施例或例子，以執(zhí)行本發(fā)明的不同特征。以下所描述的構(gòu)件與安排的特定例子是用以簡化本發(fā)明。當然這些僅為例子，并非限制。舉例而言，在描述中，第一特征形成于第二特征之上(over)或上(on)可能包含第一與第二特征以直接接觸的方式形成的實施例，且亦可包含額外特征可能形成在第一與第二特征之間而使第一與第二特征并未直接接觸的實施例。此外，本發(fā)明可能會在各例子中重復參考數(shù)字及/或文字。這樣的重復是基于簡單與清楚的目的，以其本身而言并非用以指定所討論的各實施例及/或配置之間的關(guān)系。圖1是繪示依照本發(fā)明各實施方式的一種集成電路組件的制作方法100的一實施例的流程圖。此方法100始于方塊102，其中提供具有第一區(qū)與第二區(qū)的半導體基材。在方塊104，分別形成第一與第二柵極結(jié)構(gòu)于第一區(qū)與第二區(qū)中的基材上。在方塊106，分別形成第一與第二輕摻雜源極與漏極(LDD)區(qū)于第一區(qū)與第二區(qū)中的基材中。此方法100繼續(xù)進行至方塊108，其中形成數(shù)個偏移間隙壁于第一與第二柵極結(jié)構(gòu)的側(cè)壁上。在方塊110， 形成第一凹陷于第二區(qū)中的第二柵極結(jié)構(gòu)的任一側(cè)的基材中。通過利用例如蝕刻工藝來移除基材與第二 LDD區(qū)的部分，可形成第一凹陷。形成第一凹陷時，可保護住基材的第一區(qū)， 或者替代地，一凹陷可同時形成在第一區(qū)中的第一柵極結(jié)構(gòu)的任一側(cè)。在方塊112，磊晶成長第一半導體材料，以填充第一凹陷，借以形成磊晶特征。第一半導體材料亦成長于第一區(qū)中的第一 LDD區(qū)上方，借以在第一區(qū)中形成源極/漏極區(qū)。替代性地，一凹陷亦形成在第一區(qū)中，第一區(qū)中的凹陷亦填充有第一半導體材料。方法100在方塊114包含形成第一與第二柵極結(jié)構(gòu)的主間隙壁。主間隙壁可鄰設于偏移間隙壁。在方塊116與118，形成保護層于第一區(qū)上方，且形成第二凹陷于第二柵極結(jié)構(gòu)的任一側(cè)的基材中。可通過移除部分的基材與磊晶特征，來形成第二凹陷。在方塊120， 磊晶成長第二半導體材料，以填充第二凹陷，借以形成第二區(qū)的源極與漏極區(qū)。方法100繼續(xù)進行至方塊122，其中完成集成電路組件的制作。在方法100進行之前、期間或之后，可提供額外的步驟，且本方法的另外的實施例可取代或消除所描述的步驟中的一些步驟。以下的討論說明一種集成電路組件的各種實施例，集成電路組件可根據(jù)圖1的方法來加以制造。圖2至圖11是繪示依照圖1的方法100的一種集成電路組件200的一實施例在各個制造階段中的數(shù)個剖面示意圖。圖2至圖11已經(jīng)為了清楚的原因而簡化，以較佳地了解本發(fā)明的創(chuàng)新概念。在所描述的實施例中，如以下將進一步討論的，集成電路組件200包含數(shù)個場效晶體管組件，特別是η型通道場效晶體管(NFET)與ρ型通道場效晶體管(PFET)。 集成電路組件200可進一步包含數(shù)個內(nèi)存單元(memory cells)及/或邏輯電路；被動組件，例如電阻器、電容器、電感器及/或熔線；主動組件，例如金屬氧化物半導體場效晶體管 (MOSFETs)、互補式金屬氧化物半導體晶體管(CMOSs)、高電壓晶體管及/或高頻晶體管、其它適合組件、或其組合?？蓪㈩~外的特征加入集成電路組件200中，且在集成電路組件200 的另外的實施例中，可取代或消除以下所述的特征中的一些特征。在圖2中，提供基材210。在所描述的實施例中，基材210是一半導體基材，此半導體基材包含硅。此基材210可為ρ型或η型基材。替代性地，基材210包含另一示范半導體，例如鍺；復合半導體半導體，包含碳化硅、砷化鎵、磷化鎵、磷化銦、 砷化銦及/或銻化銦；合金半導體，此合金半導體包含鍺化硅(SiGe)、磷化鎵砷(GaAsP)、砷化鋁銦(AlInAs)、 砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或磷化鎵銦砷(GaInAsP)； 或上述材料的組合。在又一替代例中，基材210為絕緣體上半導體(SOI)。在其它替代例中，基材210可包含經(jīng)摻雜的磊晶層、梯度分布(gradient)的半導體層、及/或一半導體層位于一不同型的另一半導體層上，例如一硅層位于一鍺化硅層上?；?10可根據(jù)在此技術(shù)領(lǐng)域中已知的設計需求，而包含各種摻雜區(qū)(例如，ρ型井或η型井)。這些摻雜區(qū)可摻有ρ型摻質(zhì)，例如硼或二氟化硼；η型摻質(zhì)，例如磷或砷；或上述摻質(zhì)的組合。這些摻雜區(qū)可以P型井結(jié)構(gòu)、N型井結(jié)構(gòu)、雙井(Dual-well)結(jié)構(gòu)型式或利用抬升結(jié)構(gòu)(Raised Structure)，而直接形成在基材210上。集成電路組件200包含基材210的一組件區(qū)212與另一組件區(qū)214，因此基材210可包含裝配來供每一組件區(qū)212與 214中的特定組件的各種摻雜區(qū)。在所描述的實施例中，NFET可形成在組件區(qū)212中，而此組件區(qū)212稱為一 NFET組件區(qū)，且PFET組件可形成在組件區(qū)214中，而此組件區(qū)214稱為一 PFET組件區(qū)。因此，組件區(qū)212可包含一 NFET組件的一摻雜區(qū)，組件區(qū)214可包含一 PFET組件的一摻雜區(qū)。隔離特征216形成在基材210中，以隔離基材210的各個區(qū)域，例如組件區(qū)212與 214。隔離特征216亦將組件區(qū)212和214與其它組件(未繪示)隔離。隔離特征216利用隔離技術(shù)，例如區(qū)域硅氧化(LOCOS)技術(shù)及/或淺溝渠隔離(STI)技術(shù)，以定義出并電性隔離各個區(qū)域。隔離特征216包含氧化硅、氮化硅、氮氧化硅、其它適合材料、或上述材料的組合。隔離特征216利用任何適合工藝加以制作。舉例而言，STI的制作包含微影工藝、在基材中蝕刻出溝渠(例如，利用干蝕刻及/或濕蝕刻)、以及以一或多個介電材料填充溝渠 [例如，利用化學氣相沉積(CVD)工藝]。在一些例子中，經(jīng)填充的溝渠可具有多層結(jié)構(gòu)，例如以氮化硅或氧化硅填充的熱氧化襯墊層。在另一例子中，STI結(jié)構(gòu)可利用一處理序列來制作，例如成長墊氧化層、形成低電壓CVD(LPCVD)氮化層、利用光阻與屏蔽圖案化STI開口、 在基材中蝕刻出溝渠、選擇性成長熱氧化溝渠襯墊以改善溝渠表面、以氧化物填充溝渠、利用化學機械研磨(CMP)處理回蝕刻與平坦化、以及利用氮化物剝除工藝來移除氮化硅。集成電路組件200包含NFET組件的柵極結(jié)構(gòu)220與PFET組件的柵極結(jié)構(gòu)221。 柵極結(jié)構(gòu)220設于NFET組件區(qū)212中的基材210上，且柵極結(jié)構(gòu)221設于PFET組件區(qū)214 中的基材210上。在所描述的實施例中，柵極結(jié)構(gòu)220與221包含柵極介電層222、柵極層 224 (稱為柵極電極)、以及硬掩模層226。柵極介電層222、柵極層224及硬掩模層226構(gòu)成柵極結(jié)構(gòu)220與221的柵極堆疊。柵極結(jié)構(gòu)220與221的柵極堆疊可包含如在此技術(shù)領(lǐng)域中已知的額外層。柵極結(jié)構(gòu)220與221的制作是利用沉積、微影圖案化、蝕刻工藝或其組合。 沉積工藝包含化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子CVD(HDPCVD)、有機金屬CVD(MOCVD)、遙控等離子CVD(RPCVD)、等離子增益CVD(PECVD)、電鍍、其它適合的方法、及/或上述方法的組合。微影圖案化工藝包含光阻涂布(例如，旋轉(zhuǎn)涂布)、軟烤、光罩對準、曝光、曝光后烘烤、顯影光阻、沖洗、干燥(例如，硬烤)、其它適合工藝、及/或上述工藝的組合。替代性地，可利用其它合適的方法，例如無光罩微影、電子束直寫與離子束直寫，來執(zhí)行或取代微影曝光工藝。蝕刻工藝包含干蝕刻、濕蝕刻、其它蝕刻方法、或上述方法的組 合。柵極結(jié)構(gòu)220與221可利用相同處理步驟與處理材料同時制作；可利用多樣化的處理步驟與處理材料獨立于另一者而制作；或者，可利用同步與獨立的處理步驟與處理材料的組合來加以制作。柵極介電層222形成在基材210上，且包含一介電材料，例如氧化硅、氮氧化硅、 氮化硅、高介電常數(shù)介電材料或上述材料的組合。示范的高介電常數(shù)介電材料包含氧化鉿 (Hf02)、氧化硅鉿(HfSiO)、氮氧化硅鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、其它適合材料、或上述材料的組合。柵極介電層222可包含一多層結(jié)構(gòu)。 舉例而言，柵極介電層222可包含一界面層、以及一高介電常數(shù)介電層形成在界面層上。一示范界面層可為利用熱工藝或ALD工藝所形成的成長氧化硅層。柵極層224形成在柵極介電層222上。在本實施例中，柵極層224是一多晶硅 (polysilicon)層。多晶硅層可摻雜而提供適合電性。替代性地，若欲形成虛設(dummy) 柵極，且此虛設柵極在后續(xù)的柵極取代工藝中被取代，則無需對此多晶硅進行摻雜。替代性地，柵極層224可包含具有適當功函數(shù)的導電層，因此柵極層224亦可稱為功函數(shù)層。功函數(shù)層包含任何適合材料，例如此層可被轉(zhuǎn)變成具有可提高相關(guān)組件的性能的適當功函數(shù)。 舉例而言，若需要PFET組件的ρ型功函數(shù)金屬(p-metal)，則可采用氮化鈦(TiN)或氮化鉭(TaN)。另一方面，若需要NFET組件的η型功函數(shù)金屬(n-metal)，則可采用鉭、鋁化鈦 (TiAl)、氮化鈦鋁(TiAlN)或氮碳化鉭(TaCN)。功函數(shù)層可包含摻雜的導電金屬氧化物材料。柵極層224可包含其它導電材料，例如鋁、銅、鎢、金屬合金、金屬硅化物、其它適合材料或上述材料的組合。舉例而言，柵極層224包含一功函數(shù)層，另一導電層可形成在此功函數(shù)層上。硬掩模層226形成在柵極層224上方。硬掩模層226包含氧化硅、氮化硅、氮氧化硅、碳化硅、其它適合介電材料或上述材料的組合。硬掩模層226可具有多層結(jié)構(gòu)。在圖3中，形成數(shù)個輕摻雜源極/漏極(LDD)區(qū)于組件區(qū)212與214中的基材210 的源極與漏極中。在所描述的實施例中，數(shù)個LDD區(qū)228形成在NFET組件區(qū)212中的基材 210中，且LDD區(qū)228位于柵極結(jié)構(gòu)220的兩側(cè)；以及數(shù)個LDD區(qū)230形成在PFET組件區(qū) 214中的基材210中，且LDD區(qū)230位于柵極結(jié)構(gòu)221的兩側(cè)。LDD區(qū)228與230對齊柵極結(jié)構(gòu)220與221的柵極堆疊的側(cè)壁。利用離子植入工藝、擴散工藝、其它適合工藝或上述工藝的組合，來形成LDD區(qū)228與230。在制作NFET組件區(qū)212中的LDD區(qū)228期間，可將 PFET組件區(qū)214保護??；在制作PFET組件區(qū)214中的LDD區(qū)230期間，可將NFET組件區(qū) 212保護住。舉例而言，可在制作NFET組件區(qū)212中的LDD區(qū)228期間，于PFET組件區(qū)214 上方沉積并圖案化光阻層或硬掩模層；且可在制作PFET組件區(qū)214中的LDD區(qū)230期間， 于NFET組件區(qū)212上方沉積并圖案化光阻層或硬掩模層。在所描述的實施例中，NFET組件的LDD區(qū)228 (NLDD)摻雜有η型摻質(zhì)，例如磷或砷，且PFET組件的LDD區(qū)230 (NLDD)雜有P型摻質(zhì)，例如硼或二氟化硼。
在圖4中，可形成柵極結(jié)構(gòu)220與221的間隙襯232與偏移(虛設)間隙壁234。 在所描述的實施例中，間隙襯232包含氧化物材料，例如氧化硅，且偏移間隙壁234包含氮化物材料，例如氮化硅。替代性地，偏移間隙壁234包含另一適合介電材料，例如氧化硅、氮氧化硅或上述材料的組合。間隙襯232亦可包含另一適合介電材料。間隙襯232與偏移間隙壁234可利用適合工藝來制作。舉例而言，間隙襯232與偏移間隙壁234的制作，可利用毯覆式(blanket)沉積第一介電層(氧化硅層)于集成電路組件200上、以及第二介電層于第一介電層(氮化硅層)上，接著進行非等向性，以移除這些介電層，而形成間隙襯232 與偏移間隙壁234，如圖4所示。間隙襯232與偏移間隙壁234鄰設于柵極結(jié)構(gòu)220與221 的柵極堆疊(柵極介電層222、柵極層224與硬掩模層226)的側(cè)壁。在圖5中，移除PFET組件區(qū)214中，特別是在PFET組件的源極與漏極區(qū)中，的柵極結(jié)構(gòu)221的任一側(cè)的基材210的數(shù)個部分。在所描述的實施例中，形成圖案化的光阻層236 于集成電路組件200上方，以在處理PFET組件區(qū)214期間保護NFET組件?？衫梦⒂肮に噥碇谱鲌D案化的光阻層236。一示范的微影工藝可包含光阻涂布、軟烤、光罩對準、曝光、 曝光后烘烤、顯影光阻與硬烤等處理步驟。微影工藝亦可利用其它合適的技術(shù)，例如無光罩微影、電子束直寫、離子束直寫與分子拓印(molecular imprint)，來執(zhí)行或取代微影工藝。 圖案化的光阻層236可包含抗反射覆蓋層，例如底部抗反射覆蓋(BARC)層及/或頂部抗反射覆蓋(TARC)層。蝕刻工藝238接著移除基材210的數(shù)個部分，包含LDD區(qū)的數(shù)個部分，以在基材 210中形成LDD區(qū)230A與凹陷240。凹陷240形成在PFET組件區(qū)214中的PFET組件的源極與漏極區(qū)中。在所描述的實施例中，蝕刻工藝238為干蝕刻工藝。如下所進一步討論的， 控制蝕刻工藝，以獲得所需的LDD區(qū)230A外型，如圖5所示。在一實施例中，干蝕刻工藝具有可調(diào)整的蝕刻參數(shù)，例如所使用的蝕刻劑、蝕刻壓力、電源功率、射頻(Radio-Frequency ； RF)偏壓電壓、RF偏壓功率、蝕刻劑流率與其它適合參數(shù)。舉例而言，可采用約ImT至約 200mT的蝕刻壓力，約200W至約2000W的電源功率，以及包含三氟化氮(NF3)、氯氣(Cl2)、 六氟化硫(SF6)、氦氣(He)、氬氣(Ar)、四氟化碳(CF4)或上述氣體的組合的蝕刻劑。在一例子中，蝕刻工藝238包含約ImT至約200mT的蝕刻壓力、約200W至約2000W的電源功率、 約OV至約100V的RF偏壓電壓、約5sccm至約30sccm的三氟化氮氣體流率、約Osccm至約IOOsccm的氯氣氣體流率、約Osccm至約500sccm的氦氣氣體流率、以及約Osccm至約 500sccm的氬氣氣體流率。在另一實施例中，蝕刻工藝238包含約ImT至約200mT的蝕刻壓力、約200W至約2000W的電源功率、約OV至約100V的RF偏壓電壓、約5sccm至約30sccm 的六氟化硫氣體流率、約Osccm至約IOOsccm的氯氣氣體流率、約Osccm至約500sccm的氦氣氣體流率、以及約Osccm至約500SCCm的氬氣氣體流率。在又一實施例中，蝕刻工藝238 包含約ImT至約200mT的蝕刻壓力、約200W至約2000W的電源功率、約OV至約100V的RF 偏壓電壓、約5sccm至約IOOsccm的四氟化碳氣體流率、約Osccm至約IOOsccm的氯氣氣體流率、約Osccm至約500sccm的氦氣氣體流率、以及約Osccm至約500sccm的氬氣氣體流率。 凹陷240的蝕刻外型顯示出適當深度。舉例而言，凹陷240的深度從約15nm至約25nm。于蝕刻工藝后，可進行前清洗工藝，以利用氫氟酸(HF)溶液或其它適合溶液來清洗凹陷240。 之后，利用例如光阻剝除工藝，移除圖案化的光阻層236，如圖6所示。在一替代實施例中， 可省略圖案化的光阻層236，蝕刻工 藝238同時形成凹陷240與NFET組件區(qū)212中的源極與漏極特征的凹陷(溝渠)在圖7中，進行磊晶工藝，以在基材210上成長半導體材料。在所描述的實施例中，半導體材料是利用選擇性磊晶成長(Selective Epitaxy Growth ；SEG)工藝所成長的硅。磊晶硅在NFET組件區(qū)212中形成源極與漏極特征242 (稱為抬升的源極與漏極區(qū))，且填充凹陷240而在PFET組件區(qū)214中形成磊晶特征244。替代性地，磊晶工藝可包含CVD 技術(shù)[例如，氣相磊晶(VPE)及/或超高真空CVD(UHV-CVD)]、分子束磊晶、其它適合工藝或上述技術(shù)的組合。磊晶工藝可利用氣態(tài)及/或液態(tài)前驅(qū)物，這些前驅(qū)物與基材210的成分互相作用。應該注意的是，磊晶特征244提升了磊晶特征244與LDD區(qū)230A之間的蝕刻率。與柵極結(jié)構(gòu)220相關(guān)的NFET組件的硅磊晶源極與漏極特征242可在磊晶工藝期間，原位(in-situ)摻雜或不摻雜。舉例而言，硅磊晶源極與漏極特征242可以磷摻雜，而形成磷摻雜的硅(Si:P)源極與漏極特征。當源極與漏極特征沒有摻雜時，可了解的是，源極與漏極特征可在后續(xù)工藝中進行摻雜?？衫秒x子植入工藝、等離子浸沒式離子植入(Plasma Immersion Ion Implantation ;PIII)工藝、氣態(tài)及/或固態(tài)源擴散工藝、其它適合工藝或上述工藝的組合，來完成摻雜。源極與漏極特征242可進一步暴露于回火工藝，例如快速熱回火工藝。在圖8中，利用適合的工藝形成柵極結(jié)構(gòu)220與221的間隙壁246 (稱為主間隙壁)。舉例而言，制作間隙壁246時，可毯覆式沉積介電層，例如氮化硅層，于集成電路組件 200上，接著非等向性蝕刻以移除此介電層，借以形成間隙壁246，如圖8所示。間隙壁246 設置在柵極結(jié)構(gòu)220與221的側(cè)壁上，且在所描述的實施例中，間隙壁246鄰接于偏移間隙壁234。間隙壁246包含介電材料，例如氮化硅、氧化硅、氮氧化硅、其它適合材料或這些材料的組合。在圖9A中，移除PFET組件區(qū)214中，特別是在PFET組件的源極與漏極區(qū)中，的柵極結(jié)構(gòu)221的任一側(cè)的基材210的數(shù)個部分。在所描述的實施例中，形成覆蓋層248、另一覆蓋層250與光阻層252于集成電路組件200上方，并加以圖案化，以在處理PFET組件區(qū) 214期間保護NCET組件。覆蓋層248可包含氧化物材料，且覆蓋層250可包含氮化物材料。 覆蓋層248與250可包含其它在此技術(shù)領(lǐng)域中已知的適合材料。光阻層252可包含抗反射覆蓋層，例如底部抗反射覆蓋層及/或頂部抗反射覆蓋層?？衫靡晃⒂肮に噥碇谱鲌D案化的覆蓋層248與250、及光阻層252。一示范的微影工藝可包含光阻涂布、軟烤、光罩對準、 曝光、曝光后烘烤、顯影光阻與硬烤等處理步驟。微影工藝亦可利用其它合適的技術(shù)，例如無光罩微影、電子束直寫、離子束直寫與分子拓印，來執(zhí)行或取代微影工藝。蝕刻工藝接著移除基材210的數(shù)個部分，包含磊晶特征244與LDD區(qū)230A，以在基材210中形成數(shù)個凹陷254。凹陷254形成在PFET組件區(qū)214中的PFET組件的源極與漏極區(qū)中。此蝕刻工藝包含干蝕刻工藝、濕蝕刻工藝或上述蝕刻工藝的組合。在所描述的實施例中，蝕刻工藝利用干蝕刻與濕蝕刻的組合?？刂莆g刻工藝，以獲得所需的蝕刻外型，如圖9A所示。在一實施例中，干蝕刻與濕蝕刻工藝具有可調(diào)整的蝕刻參數(shù)，例如所使用的蝕亥IJ劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、電源功率、RF偏壓電壓、RF偏壓功率、蝕刻劑流率與其它適合參數(shù)。舉例而言，干蝕刻工藝可采用約ImT至約200mT的蝕刻壓力，約200W至約2000W的電源功率，約OV至約100V的RF偏壓電壓，以及包含三氟化氮、氯氣、六氟化硫、 氦氣、氬氣、四氟化碳或上述氣體的組合的蝕刻劑。在一例子中，干蝕刻工藝包含約ImT至約200mT的蝕刻壓力、約200W至約2000W的電源功率、約OV至約100V的RF偏壓電壓、約 5sccm至約30sccm的三氟化氮氣體流率、約Osccm至約IOOsccm的氯氣氣體流率、約Osccm 至約500SCCm的氦氣氣體流率、以及約Osccm至約500sCCm的氬氣氣體流率。在另一實施例中，蝕刻工藝包含約ImT至約200mT的蝕刻壓力、約200W至約2000W的電源功率、約OV至約100V的RF偏壓電壓、約5sccm至約30sccm的六氟化硫氣體流率、約Osccm至約IOOsccm 的氯氣氣體流率、約Osccm至約500sccm的氦氣氣體流率、以及約Osccm至約500sccm的氬氣氣體流率。在又一實施例中，蝕刻工藝包含約ImT至約200mT的蝕刻壓力、約200W至約 2000W的電源功率、約OV至約100V的RF偏壓電壓、約5sccm至約IOOsccm的四氟化碳氣體流率、約Osccm至約IOOsccm的氯氣氣體流率、約Osccm至約500sccm的氦氣氣體流率、 以及約Osccm至約500SCCm的氬氣氣體流率。濕蝕刻溶液可包含氫氧化銨(NH40H)、氫氟酸(HF)、氫氧化四甲基銨(tetramethylammonium hydroxide ;TMAH)、其它適合濕蝕刻溶液或上述溶液的組合。在一例子中，濕蝕刻工藝先在室溫下執(zhí)行100 1濃度的氫氟酸溶液， 接著在溫度約20°C至約60°C (例如，借以形成一 {111}刻面)下，執(zhí)行氫氧化銨溶液。在另一例子中，濕蝕刻工藝先在室溫下執(zhí)行100 1濃度的氫氟酸溶液，接著在溫度約20°C至約60°C (例如，借以形成一 {111}刻面)下，執(zhí)行氫氧化四甲基銨溶液。于蝕刻工藝后，可進行前清洗工藝，以利用氫氟酸溶液或其它適合溶液來清洗凹陷254。

凹陷254的蝕刻外型提升了集成電路組件200的性能。在圖9B中，放大集成電路組件200的PFET組件區(qū)214，以更了解凹陷254的蝕刻外型。凹陷254的蝕刻外型定義出PFET組件的源極與漏極區(qū)，且凹陷254的蝕刻外型由基材210的刻面255A、255B、255C、 255D、255E與255F所定義出?？堂?55A、255B、255D與255E可稱為淺(shallow)刻面，而刻面255C與255F可稱為底部(bottom)刻面。在所描述的實施例中，凹陷254的蝕刻外型由在基材210的{111}結(jié)晶面的刻面255A、255B、255D與255E，以及在基材210的{100}結(jié)晶面的刻面255C與255F所定義出。介于基材210的淺刻面255A與255B之間的角度α :從約45. 0度至約80. 0度，且介于基材210的刻面255Β與255Β之間的角度θ 從約50. 0度至約70. 0度。介于基材210的淺刻面255Ε與255D之間的角度α 2從約45. 0度至約80. 0 度，且介于基材210的刻面255Ε與255F之間的角度θ 2從約50. 0度至約70. 0度。在所描述的實施例中，角度Q1與Ci2為約54.7度，角度9工與θ 2為約54. 7度。凹陷254更定義出一表面近接(surface proximity)與一頂端深度(tip depth) (或高度)。表面近接定義出基材210的上表面從柵極結(jié)構(gòu)(S卩，包含閘即介電層222、柵極層224與硬掩模層226的柵極堆疊)延伸至凹陷254(或者，當凹陷被填滿時的源極與漏極特征)的距離。在所描述的實施例中，所揭示的凹陷254的蝕刻外型達到約Inm至約3nm 的表面近接。頂端深度定義出介于基材210的上表面與刻面255A和255B的交點(或者， 刻面255A和255B的交點)之間的距離。在所描述的實施例中，凹陷254的蝕刻外型達到約5nm至約IOnm的頂端深度?？筛纳平M件性能的凹陷254的蝕刻外型可由在此所描述的方法100達成。一般而言，為提升集成電路組件200的性能，會產(chǎn)生一種權(quán)衡(trade-off)。舉例而言，傳統(tǒng)的處理降低表面近接來改善飽和電流，經(jīng)常會導致較大的頂端高度，因而導致集成電路組件的短通道效應增加且開/關(guān)(οη/ο )速度下降。因此，有對凹陷254的蝕刻外型精確控制的需要，特別是對源極與漏極區(qū)的最終表面近接與頂端形狀的精確控制。所揭示的方法100提供此所需控制，而產(chǎn)生如同參照圖9A與圖9B所做描述的凹陷254的蝕刻外型。特別的是， 參照上述的圖6與圖7，凹陷240形成在PFET組件的源極與漏極區(qū)中，以形成留存的LDD區(qū) 230A，并以磊晶材料填充凹陷240，而形成磊晶特征244。如上所提，可控制凹陷240的蝕刻外型，以提供所需的LDD區(qū)230A的外型或形狀，且形成磊晶特征244可提升磊晶特征244 與LDD區(qū)230A之間的蝕刻率。留存的LDD區(qū)230A從而可在用以形成凹陷254的蝕刻工藝期間，提供干蝕刻減速與濕蝕刻停止的作用，而使得LDD區(qū)230A可被設計來達成所需的表面近接與頂端深度。 在圖10中，沉積半導體材料于凹陷254中，以在PFET組件區(qū)214中形成應變結(jié)構(gòu)。 在所描述的實施例中，進行磊晶工藝，以在凹陷254中沉積半導體材料。磊晶工藝可包含選擇性磊晶成長工藝、CVD技術(shù)[例如，氣相磊晶(VPE)及/或超高真空CVD (UHV-CVD)]、分子束磊晶、其它適合磊晶工藝或上述技術(shù)的組合。磊晶工藝可利用氣態(tài)及/或液態(tài)前驅(qū)物，這些前驅(qū)物與基材210的成分互相作用。所沉積的半導體材料不同于基材210。因此，PFET 組件的通道會受到應變或應力，以使組件的載子遷移且提升組件性能。在所描述的實施例中，在磊晶工藝前，移除保護NFET組件區(qū)212的圖案化光阻層252。此外，在所描述的實施例中，利用磊晶工藝沉積鍺化硅(SiGe)于基材210的凹陷區(qū)254中，以在硅基材210上形成結(jié)晶態(tài)的鍺化硅源極與漏極特征256。鍺化硅源極與漏極特征256可替代性地稱為抬升的源極與漏極區(qū)。與柵極結(jié)構(gòu)221相關(guān)的PFET組件的源極與漏極特征256可在磊晶工藝期間，原位摻雜或不摻雜。當源極與漏極特征沒有摻雜時，可了解的是，源極與漏極特征可在后續(xù)工藝中進行摻雜?？衫秒x子植入工藝、等離子浸沒式離子植入工藝、氣態(tài)及/或固態(tài)源擴散工藝、其它適合工藝或上述工藝的組合，來完成摻雜。源極與漏極特征256可進一步暴露于回火工藝，例如快速熱回火工藝。之后，利用適合工藝移除圖案化的覆蓋層248與250，如圖11所示。集成電路組件 200繼續(xù)進行處理，以完成制作，如以下所簡述。舉例而言，可利用η型摻質(zhì)，例如磷或砷，的離子植入來形成NFET組件區(qū)212中的NFET組件的重摻雜源極/漏極(HDD)區(qū)，且可利用 P型摻質(zhì)，例如硼，的離子植入來形成PFET組件區(qū)214中的PFET組件的HDD區(qū)?？闪私獾氖牵琋FET組件區(qū)212與PFET組件區(qū)214的HDD區(qū)的制作可早于所描述的實施例。此外，形成硅化物(silicide)特征于抬升的源極/漏極區(qū)上，借以例如降低接觸電阻。可利用一工藝，包含沉積金屬層、對此金屬層進行回火以使金屬層可與硅反應而形成硅化物、接著移除未反應的金屬層，來形成硅化物特征于源極/漏極區(qū)上。形成內(nèi)層介電(ILD)層于基材上，進一步對基材實施化學機械研磨(CMP)工藝，以平坦化基材。此外，在形成ILD層前，可形成接觸蝕刻終止層(CESL)于柵極結(jié)構(gòu)220與221 的上方。在一實施例中，作為柵極電極的柵極層224在最終組件中維持多晶硅。在另一實施例中，移除多晶硅，并在后柵極(gate last)或門極取代(gate replacement)工藝中以金屬取代。在后柵極工藝中，在ILD層上的CMP工藝繼續(xù)進行以暴露出柵極結(jié)構(gòu)的多晶硅， 且進行蝕刻工藝以移除多晶硅，借此形成溝渠。以PFET組件與NFET組件的適當功函數(shù)金屬(例如，P型功函數(shù)金屬與η型功函數(shù)金屬)來填充溝渠。形成包含數(shù)個金屬層與內(nèi)金屬介電質(zhì)(IMD)的多層內(nèi)連線(MLI)于基材210上， 以電性連接集成電路組件200的各特征或結(jié)構(gòu)。多層內(nèi)連線包含垂直內(nèi)連線，例如傳統(tǒng)的介層窗或接觸窗，以及水平內(nèi)連線，例如金屬線。各種內(nèi)連線特征可執(zhí)行許多導電材料，包含銅、鎢與硅化物。在一實施例中，利用鑲嵌工藝來形成銅多層內(nèi)連線結(jié)構(gòu)。 集成電路組件200僅是用以舉例說明。集成電路組件200可使用在各種應用中，例如數(shù)字電路、影像感測組件(Imaging Sensor Devices)、異質(zhì)半導體 (hetero-semiconductor)組件、動態(tài)隨機存取內(nèi)存(DRAM)單元、單電子晶體管(Single Electron Transistor ;SET)、及/或其它微電子組件(在此共同稱為微電子組件)。當然， 本發(fā)明的許多實施方式亦可應用及/或容易地適用于其它類型的晶體管，包含單柵極晶體管(Single-gate Transistors)、雙柵極晶體管(Double-gate Transistors)、與其它多柵極晶體管，且可應用在許多不同應用中，包含傳感器單元、內(nèi)存單元、邏輯單元與其它?？偠灾?，所揭示的方法100提供對集成電路組件200中的表面近接與頂端深度的改進控制。通過設計一組件的LDD區(qū)可達成改進的控制，以達成所需的表面近接與頂端深度。在一實施例中，通過在組件的源極與漏極中的基材中形成凹陷、以及形成磊晶特征于凹陷中的方式來設計LDD區(qū)。可調(diào)整蝕刻工藝來達成凹陷的所需蝕刻外型，借此留下所需的留存LDD區(qū)。磊晶特征可提升蝕刻選擇比，如此當形成組件的抬升源極與漏極區(qū)的凹陷時，所需的LDD區(qū)做為蝕刻終止。已觀察到，所揭示的方法與集成電路組件造成改進的組件性能，包含但不限于短通道效應的改進控制、增加的飽和電流、冶金(metallurgical)柵極長度的改進控制、增加的載子遷移、以及源極/漏極與硅化特征之間的接觸電阻的減少?？闪私獾氖牵煌瑢嵤├删哂胁煌瑑?yōu)點，且無特定優(yōu)點必然需要任何實施例。上述已概述數(shù)個實施例的特征，因此熟悉此技藝者可更了解本發(fā)明的實施方式。 熟悉此技藝者應了解到，其可輕易地利用本發(fā)明作為基礎，來設計或潤飾其它工藝與結(jié)構(gòu)， 以實現(xiàn)相同的目的及/或達到與在此所揭示的實施例相同的優(yōu)點。熟悉此技藝者也應了解至IJ，這類對等架構(gòu)并未脫離本發(fā)明的精神和范圍，且熟悉此技藝者可在不脫離本發(fā)明的精神和范圍下，進行各種的更動、取代與潤飾。
權(quán)利要求
1.一種集成電路組件的制造方法，其特征在于，包含 提供一半導體基材；形成一柵極結(jié)構(gòu)于該半導體基材上方；形成一輕摻雜源極與漏極區(qū)于該半導體基材中，且該輕摻雜源極與漏極區(qū)位于該柵極結(jié)構(gòu)的兩側(cè)；形成多個偏移間隙壁于該柵極結(jié)構(gòu)的多個側(cè)壁上；移除該柵極結(jié)構(gòu)的任一側(cè)的該半導體基材的多個部分，包含該輕摻雜源極與漏極區(qū)的多個部分，借以在該半導體基材中形成一第一凹陷；磊晶成長一第一半導體材料，以填充該第一凹陷，借此形成多個磊晶特征； 形成該柵極結(jié)構(gòu)的多個主間隙壁；移除該柵極結(jié)構(gòu)的任一側(cè)的該半導體基材的多個部分，包含該些磊晶特征的多個部分，借以在該半導體基材中形成一第二凹陷，該第二凹陷在該半導體基材中定義出一源極與漏極區(qū)；以及磊晶成長一第二半導體材料，以填充該第二凹陷，該第二半導體材料不同于該第一半導體材料。
2.根據(jù)權(quán)利要求1所述的集成電路組件的制造方法，其特征在于，形成該第一凹陷的步驟包含進行一干蝕刻工藝。
3.根據(jù)權(quán)利要求1所述的集成電路組件的制造方法，其特征在于，在該半導體基材中形成定義出該源極與漏極區(qū)的該第二凹陷的步驟包含為該源極與漏極區(qū)，蝕刻出該半導體基材的一 {111}結(jié)晶面中的一第一刻面與一第二刻面、以及該半導體基材的一 {100}結(jié)晶面中的一第三刻面。
4.根據(jù)權(quán)利要求3所述的集成電路組件的制造方法，其特征在于，蝕刻該第一刻面、該第二刻面與該第三刻面的步驟包含在該第一刻面與該第二刻面之間蝕刻出介于45. 0度至80. 0度的一角度；以及在該第二刻面與該第三刻面之間蝕刻出介于50. 0度至70. 0度的一角度。
5.一種集成電路組件的制造方法，其特征在于，包含提供一半導體基材，該半導體基材具有一第一區(qū)與一第二區(qū)； 分別形成一第一柵極結(jié)構(gòu)與一第二柵極結(jié)構(gòu)于該第一區(qū)與該第二區(qū)中的該半導體基材上方；分別形成一第一輕摻雜源極與漏極區(qū)和一第二輕摻雜源極與漏極區(qū)于該第一區(qū)與該第二區(qū)中；形成多個偏移間隙壁于該第一柵極結(jié)構(gòu)與該第二柵極結(jié)構(gòu)的多個側(cè)壁上；形成一第一凹陷于該第二柵極結(jié)構(gòu)的任一側(cè)的該半導體基材中；磊晶成長一第一半導體材料，以填充該第一凹陷且位于該第一輕摻雜源極與漏極區(qū)上方；形成該第一柵極結(jié)構(gòu)與該第二柵極結(jié)構(gòu)的多個主間隙壁； 形成一第二凹陷于該第二柵極結(jié)構(gòu)的任一側(cè)的該半導體基材中；以及磊晶成長一第二半導體材料，以填充該第二凹陷，該第二半導體材料不同于該第一半導體材料。
6.根據(jù)權(quán)利要求5所述的集成電路組件的制造方法，其特征在于，形成該第二凹陷的步驟包含進行一濕蝕刻工藝或一組合濕蝕刻與干蝕刻工藝，其中進行該濕蝕刻工藝的步驟包含移除部分的該半導體基材與該第一半導體材料，以定義出一源極區(qū)與漏極區(qū)，該源極區(qū)與漏極區(qū)具有在該半導體基材的一 {111}結(jié)晶面中的一第一刻面與一第二刻面、以及在該半導體基材的一 {100}結(jié)晶面中的一第三刻面。
7.一種集成電路組件，其特征在于，包含一半導體基材；一柵極堆疊，位于該半導體基材上方；多個間隙壁，位于該柵極堆疊的多個側(cè)壁上；一輕摻雜源極與漏極區(qū)，位于該半導體基材中，且該輕摻雜源極與漏極區(qū)位于該柵極結(jié)構(gòu)的兩側(cè)；一磊晶成長源極與漏極區(qū)，位于該半導體基材中，該磊晶成長源極與漏極區(qū)位于該柵極結(jié)構(gòu)的兩側(cè)；以及其中該磊晶成長源極與漏極區(qū)中的磊晶源極區(qū)與磊晶漏極區(qū)均由朝一第一方向的該半導體基材的一第一刻面與一第二刻面、以及朝一第二方向的該半導體基材的一第三刻面所定義出。
8.根據(jù)權(quán)利要求7所述的集成電路組件，其特征在于，該半導體基材的一上表面從該柵極堆疊的該些側(cè)壁的一者延伸一距離至該磊晶成長源極與漏極區(qū)，該距離為Inm至3nm。
9.根據(jù)權(quán)利要求7所述的集成電路組件，其特征在于，包含介于該半導體基材的一上表面與該第一刻面和該第二刻面的一交點之間的一距離，該距離為5nm至10nm。
10.根據(jù)權(quán)利要求7所述的集成電路組件，其特征在于，該第一刻面與該第二刻面是位于該半導體基材的一 {111}結(jié)晶面中，且該第三刻面是位于該半導體基材的一 {100}結(jié)晶面中。
全文摘要
本發(fā)明揭示一種集成電路組件及此集成電路組件的制造方法。所揭示的方法提供集成電路組件在表面近接與頂端深度的改量控制。在一實施例中，此方法通過形成輕摻雜源極與漏極(LDD)區(qū)來達成改良的控制，此LDD區(qū)作為一蝕刻終止。此LDD區(qū)可在進行來形成一凹陷于基材中的蝕刻工藝期間作為蝕刻終止，此凹陷定義出此組件的源極與漏極區(qū)。
文檔編號H01L27/092GK102315171SQ201010530659
公開日2012年1月11日 申請日期2010年10月28日 優(yōu)先權(quán)日2010年6月30日
發(fā)明者歐陽暉, 范瑋寒, 蔡明桓, 鄭振輝 申請人:臺灣積體電路制造股份有限公司