一種集成電路及其制造方法
【專利摘要】本發(fā)明提供一種集成電路及其制造方法，涉及半導(dǎo)體【技術(shù)領(lǐng)域】。本發(fā)明的集成電路包括位于第一半導(dǎo)體襯底內(nèi)的第一組晶體管，所述第一組晶體管中的各個(gè)晶體管的頂部被位于第一半導(dǎo)體襯底的第一表面的第一體介電層隔離、底部被位于第一半導(dǎo)體襯底的第二表面的第二體介電層隔離、各個(gè)晶體管之間被位于第一半導(dǎo)體襯底內(nèi)的第一組淺溝槽隔離所隔離，相對于現(xiàn)有技術(shù)中的集成電路，減輕了耦合作用產(chǎn)生的寄生電容。本發(fā)明的集成電路的制造方法，用于制造上述集成電路，同樣具有上述優(yōu)點(diǎn)。
【專利說明】一種集成電路及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，具體而言涉及一種集成電路及其制造方法。
【背景技術(shù)】
[0002]在半導(dǎo)體【技術(shù)領(lǐng)域】中，射頻前端模塊(Rad1 Frequency Frond-End Module,簡稱RF FEM)，是無線通信設(shè)備(例如手機(jī)、平板電腦等)中的關(guān)鍵組件，而射頻開關(guān)器件(簡稱射頻開關(guān)，通常為集成電路或集成電路的一部分)又是射頻前端模塊的關(guān)鍵組件之一。射頻前端模塊(RF FEM)中的射頻開關(guān)，需要具有高的信號保真性、低的插入損失、良好的線性特征和較小的信號形變。
[0003]在現(xiàn)有技術(shù)中，射頻開關(guān)通常采用砷化鎵(GaAs)半導(dǎo)體晶體管制造，其加工制造及封裝成本較昂貴。近年來，隨著半導(dǎo)體技術(shù)的進(jìn)步，已經(jīng)可以采用絕緣體上硅金屬氧化物半導(dǎo)體場效應(yīng)晶體管(SOI M0S)制造射頻開關(guān)器件，并且制得的射頻開關(guān)器件已經(jīng)能夠接近或達(dá)到采用砷化鎵(GaAs)半導(dǎo)體晶體管制造的射頻開關(guān)器件的性能水平。
[0004]然而，在采用絕緣體上硅金屬氧化物半導(dǎo)體場效應(yīng)晶體管(以下簡稱晶體管)制造的射頻開關(guān)器件中，晶體管的源極、漏極和柵極以及互連線與半導(dǎo)體襯底的寄生耦合作用會產(chǎn)生寄生電容，而這種寄生電容會隨著信號的電壓變化而變化，包括信號的線性保真性(linearity)、插入損耗(insert1n loss)及諧波畸變(harmonic distort1n),從而影響場效應(yīng)晶體管的綜合性能，最終影響射頻開關(guān)器件甚至整個(gè)射頻前端模塊的性能。
[0005]因此，為了解決上述問題，本發(fā)明提出一種新的集成電路及其制造方法。
【發(fā)明內(nèi)容】
[0006]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種集成電路及其制造方法，該集成電路可以降低晶體管的源極、漏極和柵極以及互連線與半導(dǎo)體襯底的耦合作用產(chǎn)生的寄生電容。
[0007]本發(fā)明實(shí)施例一提供一種集成電路，包括:
[0008]第一半導(dǎo)體襯底；
[0009]位于所述第一半導(dǎo)體襯底內(nèi)的第一組晶體管；
[0010]位于所述第一半導(dǎo)體襯底內(nèi)并將所述第一組晶體管中的相鄰的晶體管隔離的第一組淺溝槽隔離；
[0011]位于所述第一半導(dǎo)體襯底的第一表面上并將所述第一組晶體管中的各個(gè)晶體管的頂部隔離的第一體介電層；
[0012]位于所述第一半導(dǎo)體襯底的與所述第一表面相對的第二表面上并將所述第一組晶體管中的各個(gè)晶體管的底部隔離的第二體介電層；
[0013]位于所述第一體介電層內(nèi)、垂直于所述第一半導(dǎo)體襯底的所述第一表面且與所述第一組晶體管中的各個(gè)晶體管的源極、漏極以及柵極相連的第一組垂直互連件；
[0014]貫穿所述第一體介電層、所述第一半導(dǎo)體襯底和所述第二體介電層且垂直于所述第一半導(dǎo)體襯底的所述第一表面的第二組垂直互連件；
[0015]位于所述第一體介電層的遠(yuǎn)離所述第一半導(dǎo)體襯底的表面上且連接所述第一組垂直互連件和所述第二組垂直互連件的第一組橫向互連件。
[0016]其中，所述第一組晶體管中的各個(gè)晶體管可以均為金屬氧化物柵極半導(dǎo)體場效應(yīng)晶體管。
[0017]其中，所述第一組晶體管中的各個(gè)晶體管可以均為全耗盡場效應(yīng)晶體管。
[0018]其中，所述第一組晶體管中的各個(gè)晶體管的柵極位于所述第一體介電層內(nèi)。
[0019]其中，所述第一半導(dǎo)體襯底為單晶硅。
[0020]其中，所述第二組垂直互連件中的各個(gè)垂直互連件的側(cè)向被所述第一體介電層、所述第一組淺溝槽隔離和所述第二體介電層分層環(huán)繞絕緣。
[0021]其中，所述第一組垂直互連件的材料為含硅半導(dǎo)體材料或鎢。
[0022]其中，所述第二組垂直互連件的材料為含硅半導(dǎo)體材料、鎢或銅。
[0023]其中，所述第一組橫向互連件的材料為鋁、鎢或銅。
[0024]其中，所述集成電路為射頻開關(guān)器件；
[0025]或者，所述集成電路為包括射頻開關(guān)器件的射頻前端模塊，并且所述第一組晶體管為所述射頻開關(guān)器件中的晶體管。
[0026]本發(fā)明實(shí)施例二提供一種集成電路的制造方法，所述方法包括:
[0027]步驟SlOl:提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底內(nèi)形成第一組淺溝槽隔離；
[0028]步驟S102:在所述第一半導(dǎo)體襯底內(nèi)形成第一組晶體管，其中所述第一組晶體管中的相鄰的晶體管被所述第一組淺溝槽隔離所隔離；
[0029]步驟S103:在所述第一半導(dǎo)體襯底的第一表面上形成第一體介電層，其中所述第一體介電層覆蓋所述第一組晶體管中的各個(gè)晶體管的頂部以隔離所述晶體管的頂部；
[0030]步驟S104:在所述第一體介電層內(nèi)形成垂直于所述第一半導(dǎo)體襯底的所述第一表面并且與所述第一組晶體管中的各個(gè)晶體管的源極、漏極以及柵極相連的第一組垂直互連件；
[0031]步驟S105:在所述第一體介電層的遠(yuǎn)離所述第一半導(dǎo)體襯底的表面上形成第一組橫向互連件，所述第一組橫向互連件中的每一個(gè)均與所述第一組垂直互連件相連接；
[0032]步驟S106:形成貫穿所述第一體介電層和所述第一半導(dǎo)體襯底的第二組垂直互連件，其中，所述第二組垂直互連件在所述第一體介電層的遠(yuǎn)離所述第一半導(dǎo)體襯底的表面上與所述第一組橫向互連件相連接。
[0033]其中，在所述步驟S105與所述步驟S106之間還包括如下步驟:
[0034]步驟S10561:在所述第一半導(dǎo)體襯底的所述第一表面接合作為承載襯底的第二半導(dǎo)體襯底；
[0035]步驟S10562:對所述第一半導(dǎo)體襯底的與所述第一表面相對的第二表面進(jìn)行減薄處理。
[0036]進(jìn)一步的，在所述步驟SlOl中，在形成所述第一組淺溝槽隔離之前，在所述第一半導(dǎo)體襯底內(nèi)形成距所述第一半導(dǎo)體襯底的所述第一表面的距離大于或等于所述第一組淺溝槽隔離的高度的第二體介電層；并且，所述第一組淺溝槽隔離位于所述第二體介電層與所述第一半導(dǎo)體襯底的所述第一表面之間；
[0037]在所述步驟S102中，所述第一組晶體管中的各個(gè)晶體管的底部被所述第二體介電層所覆蓋以隔離所述晶體管的底部；
[0038]在所述步驟S10562中，所述減薄處理停止于所述第二體介電層之上；
[0039]在所述步驟S106中，所述第二組垂直互連件在貫穿所述第一體介電層和所述第一半導(dǎo)體襯底的同時(shí)還貫穿所述第二體介電層。
[0040]更進(jìn)一步的，所述第二體介電層除了覆蓋所述第一組晶體管中的各個(gè)晶體管的底部以隔離所述晶體管的底部之外，在所述步驟S10562中，還作為所述減薄處理的減薄停止層。
[0041]其中，在所述步驟S102中，形成所述第一組晶體管的方法包括:
[0042]步驟S1021:通過所述第一半導(dǎo)體襯底的所述第一表面進(jìn)行第一次離子注入以形成第一摻雜區(qū)；
[0043]步驟S1022:在所述第一半導(dǎo)體襯底的所述第一表面上形成柵極；
[0044]步驟S1023:通過所述第一半導(dǎo)體襯底的所述第一表面進(jìn)行第二次離子注入以形成第二摻雜區(qū)；
[0045]步驟S1024:對所述第一半導(dǎo)體襯底進(jìn)行熱處理以激活第一次離子注入和第二次尚子注入的尚子。
[0046]其中，所述第一組晶體管中的各個(gè)晶體管均為金屬氧化物柵極半導(dǎo)體場效應(yīng)晶體管(MOS---Τ)。
[0047]其中，所述第一組晶體管中的各個(gè)晶體管可以為全耗盡場效應(yīng)晶體管。
[0048]其中，在所述步驟S102中，所述第一組晶體管中的各個(gè)晶體管的柵極位于所述第一半導(dǎo)體襯底的所述第一表面上。
[0049]其中，所述第一組垂直互連件的材料為含硅半導(dǎo)體材料或鎢；
[0050]和/或，所述第二組垂直互連件的材料為含硅半導(dǎo)體材料、鎢或銅；
[0051]和/或，所述第一組橫向互連件的材料為鋁、鎢或銅。
[0052]其中，所述集成電路為射頻開關(guān)器件；
[0053]或者，所述集成電路為包括射頻開關(guān)器件的射頻前端模塊，并且所述第一組晶體管為所述射頻開關(guān)器件中的晶體管。
[0054]本發(fā)明的集成電路，包括位于第一半導(dǎo)體襯底內(nèi)的第一組晶體管，所述第一組晶體管中的各個(gè)晶體管的頂部被位于第一半導(dǎo)體襯底的第一表面的第一體介電層隔離、底部被位于第一半導(dǎo)體襯底的第二表面的第二體介電層隔離、各個(gè)晶體管之間被位于第一半導(dǎo)體襯底內(nèi)的第一組淺溝槽隔離所隔離，即，各個(gè)晶體管均被絕緣材料所隔離，因而相對于現(xiàn)有技術(shù)中的集成電路，可以減輕甚至消除晶體管的源極、漏極、柵極以及互連線與第一半導(dǎo)體襯底的耦合作用產(chǎn)生的寄生電容，可以有效地降低通過晶體管的信號損失和形變，提高了整個(gè)集成電路的性能。本發(fā)明的集成電路的制造方法，用于制造上述集成電路，同樣具有上述優(yōu)點(diǎn)。
【專利附圖】
【附圖說明】
[0055]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。
[0056]附圖中:
[0057]圖1A為本發(fā)明實(shí)施例一的一種集成電路的結(jié)構(gòu)的一種示意性剖視圖；
[0058]圖1B為本發(fā)明實(shí)施例一的一種集成電路的結(jié)構(gòu)的另一種示意性剖視圖；
[0059]圖2A至21為本發(fā)明實(shí)施例二的一種集成電路的制造方法的相關(guān)步驟形成的圖形的示意性剖視圖；
[0060]圖3為本發(fā)明實(shí)施例二的一種集成電路的制造方法的一種示意性流程圖。
【具體實(shí)施方式】
[0061]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0062]應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。
[0063]應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r(shí)，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)印Ｏ喾?，?dāng)元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r(shí)，則不存在居間的元件或?qū)?。?yīng)當(dāng)明白，盡管可使用術(shù)語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應(yīng)當(dāng)被這些術(shù)語限制。這些術(shù)語僅僅用來區(qū)分一個(gè)元件、部件、區(qū)、層或部分與另一個(gè)元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導(dǎo)之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。
[0064]空間關(guān)系術(shù)語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個(gè)元件或特征與其它元件或特征的關(guān)系。應(yīng)當(dāng)明白，除了圖中所示的取向以外，空間關(guān)系術(shù)語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉(zhuǎn)，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向?yàn)樵谄渌蛱卣鳌吧稀?。因此，示例性術(shù)語“在...下面”和“在...下”可包括上和下兩個(gè)取向。器件可以另外地取向(旋轉(zhuǎn)90度或其它取向)并且在此使用的空間描述語相應(yīng)地被解釋。
[0065]在此使用的術(shù)語的目的僅在于描述具體實(shí)施例并且不作為本發(fā)明的限制。在此使用時(shí)，單數(shù)形式的“一”、“一個(gè)”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語“組成”和/或“包括”，當(dāng)在該說明書中使用時(shí)，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時(shí)，術(shù)語“和/或”包括相關(guān)所列項(xiàng)目的任何及所有組合。
[0066]這里參考作為本發(fā)明的理想實(shí)施例(和中間結(jié)構(gòu))的示意圖的橫截面圖來描述發(fā)明的實(shí)施例。這樣，可以預(yù)期由于例如制造技術(shù)和/或容差導(dǎo)致的從所示形狀的變化。因此，本發(fā)明的實(shí)施例不應(yīng)當(dāng)局限于在此所示的區(qū)的特定形狀，而是包括由于例如制造導(dǎo)致的形狀偏差。例如，顯示為矩形的注入?yún)^(qū)在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元改變。同樣，通過注入形成的埋藏區(qū)可導(dǎo)致該埋藏區(qū)和注入進(jìn)行時(shí)所經(jīng)過的表面之間的區(qū)中的一些注入。因此，圖中顯示的區(qū)實(shí)質(zhì)上是示意性的，它們的形狀并不意圖顯示器件的區(qū)的實(shí)際形狀且并不意圖限定本發(fā)明的范圍。
[0067]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明提出的集成電路及其制造方法。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0068]實(shí)施例一
[0069]下面，參照圖1A和圖1B來描述本發(fā)明實(shí)施例提出的集成電路的結(jié)構(gòu)。其中，圖1A為本發(fā)明實(shí)施例的一種集成電路的結(jié)構(gòu)的一種示意性剖視圖，圖1B為本發(fā)明實(shí)施例一的一種集成電路的結(jié)構(gòu)的另一種示意性剖視圖。
[0070]如圖1A所不,本實(shí)施例的集成電路包括:第一半導(dǎo)體襯底100和位于第一半導(dǎo)體襯底100內(nèi)的第一組晶體管，其中第一組晶體管至少包括兩個(gè)晶體管，為了表示的簡要，圖1A中僅示出了第一組晶體管包括晶體管1011和晶體管1012兩個(gè)晶體管的情況。本實(shí)施例的集成電路，還包括位于第一半導(dǎo)體襯底100內(nèi)并將第一組晶體管中的相鄰的晶體管之間隔離的第一組淺溝槽隔離102，位于第一半導(dǎo)體襯底100的第一表面上并將所述第一組晶體管中的各個(gè)晶體管(例如晶體管1011和1012)的頂部隔離的第一體介電層103，位于第一半導(dǎo)體襯底100的與第一表面相對的第二表面上并將第一組晶體管中的各個(gè)晶體管的底部隔離的第二體介電層104，位于第一體介電層103內(nèi)、垂直于第一半導(dǎo)體襯底100的第一表面且與第一組晶體管中的各個(gè)晶體管的源極10111、漏極10112以及柵極10113相連的第一組垂直互連件105，貫穿第一體介電層103、第一半導(dǎo)體襯底100和第二體介電層104且垂直于第一半導(dǎo)體襯底100的第一表面的第二組垂直互連件106，以及位于第一體介電層103的遠(yuǎn)離第一半導(dǎo)體襯底100的表面上且連接第一組垂直互連件105和第二組垂直互連件106的第一組橫向互連件107。
[0071]在本實(shí)施例中，晶體管(例如晶體管1011和1012)的頂部是指晶體管的柵極所在的一側(cè)，頂部是指晶體管的與頂部相對的一側(cè)。第一組垂直互連件105、第二組垂直互連件106以及第一組橫向互連件107均分別包括至少一個(gè)互連件，且一般均分別包括多個(gè)互連件，如圖1A所示。
[0072]本領(lǐng)域的技術(shù)人員可以理解，圖1A為截面圖，僅用于示意本實(shí)施例的集成電路在截面位置處的情況，并不代表集成電路的整體情況。例如，圖1A僅示出了第一組橫向互連件107中的一個(gè)互連件連接了第一組垂直互連件105中的一個(gè)互連件和第二組垂直互連件106中的一個(gè)互連件，但這并不代表第一組橫向互連件107中的其他互連件不連接第一組垂直互連件105中的其他互連件和第二組垂直互連件106中的其他互連件，實(shí)際上，第一組橫向互連件107中的其他互連件可以在截面之外的其他位置連接第一組垂直互連件105中的其他互連件和第二組垂直互連件106中的其他互連件。
[0073]在本實(shí)施例中，第一半導(dǎo)體襯底100可以為單晶硅襯底或其他類型的襯底。第一組晶體管中的各個(gè)晶體管(例如晶體管1011和1012)可以均為金屬氧化物柵極半導(dǎo)體場效應(yīng)晶體管。并且，第一組晶體管中的各個(gè)晶體管可以為部分耗盡場效應(yīng)晶體管，也可以為全耗盡場效應(yīng)晶體管，優(yōu)選為全耗盡場效應(yīng)晶體管。
[0074]在本實(shí)施例中，第一組晶體管中的各個(gè)晶體管的柵極10113位于第一體介電層103內(nèi)，如圖1A所示。
[0075]如圖1A所示，在本實(shí)施例中，第二組垂直互連件106中的各個(gè)垂直互連件(簡稱互連件)的側(cè)向被第一體介電層103、第一組淺溝槽隔離102和第二體介電層104分層環(huán)繞絕緣(隔離)。
[0076]在本實(shí)施例中，第一組垂直互連件105的材料一般為含娃半導(dǎo)體材料或鶴；第二組垂直互連件106的材料一般為含娃半導(dǎo)體材料、鶴或銅；所述第一組橫向互連件107的材料一般為招、鶴或銅。
[0077]其中，本實(shí)施例的集成電路可以為射頻開關(guān)器件，第一組晶體管一般為射頻開關(guān)器件中的晶體管。
[0078]在本實(shí)施例中，在第一組垂直互連件105、第二組垂直互連件106以及第一組橫向互連件107之外，該集成電路還包括其他互連件，例如互連件108，如圖1A所示。并且，在第一體介電層103之上還可以包括第三體介電層103’，在第二體介電層104之上還可以包括第四體介電層104’，如圖1A所示。
[0079]進(jìn)一步的，本實(shí)施例的集成電路一般還包括位于第一半導(dǎo)體襯底100的第一表面上的作為承載襯底的第二半導(dǎo)體襯底200，第二半導(dǎo)體襯底200 —般通過粘合層109與位于第一半導(dǎo)體襯底100第一表面最上方的膜層粘合，如圖1A所示。其中，所述第二半導(dǎo)體襯底200可以作為該集成電路的封裝的一部分。當(dāng)然，本實(shí)施例的集成電路也可以不包括第二半導(dǎo)體襯底200。
[0080]圖1B示出了本發(fā)明實(shí)施例的集成電路的結(jié)構(gòu)的另一種示意性剖視圖。該集成電路的結(jié)構(gòu)與圖1A示出的集成電路的結(jié)構(gòu)的不同之處在于，該集成電路為包括射頻開關(guān)器件的射頻前端模塊，其中第一組晶體管為射頻開關(guān)器件中的晶體管；并且，該集成電路除包括位于第一半導(dǎo)體襯底100的第一區(qū)域的第一組晶體管、第一組垂直互連件105、第二組垂直互連件106以及第一組橫向互連件107之外，還包括位于第一半導(dǎo)體襯底100的第二區(qū)域的第二組晶體管1201以及位于第一半導(dǎo)體襯底100的第三區(qū)域的第三組晶體管1301，如圖1B所示，此外，該集成電路還可以包括圖1B中未示出的其他部件，例如MEMS器件、集成無源器件(IPD)等，此次不再贅述。在本實(shí)施例中，第二組晶體管1201和第三組晶體管1301均包括多個(gè)晶體管，為了表示的簡要，在圖1B中每組晶體管僅示意性地示出了一個(gè)。關(guān)于第二組晶體管1201、第三組晶體管1301以及其他部件的具體結(jié)構(gòu)以及制作方法等，本領(lǐng)域的技術(shù)人員可以根據(jù)實(shí)際需要參照現(xiàn)有技術(shù)進(jìn)行選擇，此處不再贅述。
[0081]本發(fā)明的集成電路，由于第一組晶體管中的各個(gè)晶體管的頂部被位于第一半導(dǎo)體襯底的第一表面的第一體介電層隔離、底部被位于第一半導(dǎo)體襯底的第二表面的第二體介電層隔離、各個(gè)晶體管之間被位于第一半導(dǎo)體襯底內(nèi)的第一組淺溝槽隔離所隔離，即，各個(gè)晶體管均被絕緣材料所隔離，因此第一組晶體管形成的部件，相對于現(xiàn)有技術(shù)，可以減輕甚至消除晶體管的源極、漏極、柵極以及互連線與第一半導(dǎo)體襯底的耦合作用產(chǎn)生的寄生電容，可以有效地降低通過晶體管的信號損失和形變，因而可以進(jìn)而提高了整個(gè)集成電路的性能。
[0082]實(shí)施例二
[0083]下面，參照圖2A-圖21以及圖3來描述本發(fā)明實(shí)施例提出的集成電路的制造方法一個(gè)示例性方法的詳細(xì)步驟。其中，圖2A至21為本發(fā)明實(shí)施例的一種集成電路的制造方法的相關(guān)步驟形成的圖形的示意性剖視圖；圖3為本發(fā)明實(shí)施例的一種集成電路的制造方法的一種示意性流程圖。
[0084]本發(fā)明實(shí)施例的集成電路的制造方法，用于制造實(shí)施例一所述的集成電路，具體包括如下步驟:
[0085]步驟Al:提供第一半導(dǎo)體襯底100，在第一半導(dǎo)體襯底100內(nèi)形成埋入絕緣層104(即，第二體介電層104，相對后續(xù)的第一體介電層103而言)，在第一半導(dǎo)體襯底100內(nèi)的埋入絕緣層104與第一半導(dǎo)體襯底100的第一表面之間形成第一組淺溝槽隔離102，如圖2A所示。
[0086]其中，第一組淺溝槽隔離102的高度小于或等于埋入絕緣層104與第一半導(dǎo)體襯底100的第一表面的距離，即，埋入絕緣層104 (第二體介電層104)距第一半導(dǎo)體襯底100的第一表面的距離大于或等于第一組淺溝槽隔離102的高度。
[0087]其中，形成第二體介電層104的方法可以包括:從第一半導(dǎo)體襯底100的第二表面(與第一表面相對的表面)對第一半導(dǎo)體襯底100進(jìn)行非硅離子注入以在第一半導(dǎo)體襯底100的適當(dāng)深度位置處形成非硅離子層。其中，該非硅離子層即可作為埋入絕緣層104。其中，所述非硅離子包括氧離子、碳離子、氮離子或它們之中至少兩者的組合。
[0088]進(jìn)一步的，在所述形成非硅離子層的步驟之后還可以包括對所述第一半導(dǎo)體襯底進(jìn)行高溫處理的步驟。
[0089]在本實(shí)施例中，埋入絕緣層104可以單獨(dú)或與其他層一起作為覆蓋后續(xù)形成的第一組晶體管的底部的第二體介電層。也可以作為后續(xù)對第一半導(dǎo)體襯底100進(jìn)行減薄處理時(shí)的停止層。在本實(shí)施例中，此處形成埋入絕緣層104的工藝步驟可以根據(jù)實(shí)際情況予以省略，后續(xù)再通過沉積或其他工藝單獨(dú)形成第二體介電層104。
[0090]步驟A2:在第一半導(dǎo)體襯底100內(nèi)形成第一組晶體管，其中所述第一組晶體管中的相鄰的晶體管之間被第一組淺溝槽隔離102所隔離，如圖2B所示。
[0091]其中，第一組晶體管至少包括兩個(gè)晶體管，圖2B示出了第一組晶體管包括晶體管1011和晶體管1012兩個(gè)晶體管的情況。每個(gè)晶體管均包括源極10111、漏極10112和柵極10113。
[0092]在本實(shí)施例中，形成第一組晶體管的方法可以包括如下步驟:
[0093]步驟A21:通過所述第一半導(dǎo)體襯底的所述第一表面進(jìn)行第一次離子注入以形成第一摻雜區(qū)；
[0094]步驟A22:在所述第一半導(dǎo)體襯底的所述第一表面上形成柵極；
[0095]步驟A23:通過所述第一半導(dǎo)體襯底的所述第一表面進(jìn)行第二次離子注入以形成第二摻雜區(qū)；
[0096]步驟A24:對所述第一半導(dǎo)體襯底進(jìn)行熱處理以激活第一次離子注入和第二次離子注入的尚子。
[0097]其中，優(yōu)選地，第一組晶體管中的各個(gè)晶體管均為金屬氧化物柵極半導(dǎo)體場效應(yīng)晶體管(M0S-FET)。進(jìn)一步的，第一組晶體管中的各個(gè)晶體管均為全耗盡場效應(yīng)晶體管。
[0098]在本實(shí)施例中，在形成第一組晶體管的同時(shí)，還可以在第一半導(dǎo)體襯底100的其他區(qū)域形成其他晶體管，例如第二組晶體管或第三組晶體管等，此處并不對此進(jìn)行限定。本領(lǐng)域的技術(shù)人員可以理解，如果在步驟A2形成同時(shí)第二組晶體管或第三組晶體管，那么，在步驟Al中，還可以同時(shí)形成相應(yīng)的溝槽隔離等結(jié)構(gòu)。
[0099]步驟A3:在第一半導(dǎo)體襯底100的第一表面上形成第一體介電層103，其中第一體介電層103覆蓋第一組晶體管中的各個(gè)晶體管的頂部以隔離所述晶體管的頂部，如圖2C所
/Jn ο
[0100]其中，晶體管(例如晶體管1011和晶體管1012)的頂部，是指晶體管的柵極所在的一側(cè)。
[0101]步驟A4:在第一體介電層103內(nèi)形成垂直于第一半導(dǎo)體襯底100的第一表面并且與第一組晶體管中的各個(gè)晶體管的源極10111、漏極10112以及柵極10113相連的第一組垂直互連件105，如圖2D所示。
[0102]其中，第一組垂直互連件105的材料可以為含硅半導(dǎo)體材料或鎢以及其他合適的材料。
[0103]步驟A5:在第一體介電層103的遠(yuǎn)離第一半導(dǎo)體襯底100的表面上形成第一組橫向互連件107，第一組橫向互連件107中的每一個(gè)互連件均與所述第一組垂直互連件105相連接，如圖2E所示。
[0104]其中，第一組橫向互連件107的材料可以為鋁、鎢或銅以及其他合適的材料。
[0105]步驟A6:繼續(xù)進(jìn)行后段制程(BEOL)工藝以在第一半導(dǎo)體襯底100的第一表面形成第三體介電層103’以及其他互連件，例如互連件108，如圖2F所示。
[0106]本步驟可以形成多層的互連結(jié)構(gòu)，也可以單層的互連結(jié)構(gòu)，并且，本步驟可以根據(jù)實(shí)際情況予以省略，此次并不對此進(jìn)行限定。
[0107]步驟A7:在第一半導(dǎo)體襯底100的第一表面接合用于作為承載襯底(carriersubstrate)的第二半導(dǎo)體襯底200。示例性地,第二半導(dǎo)體襯底103通過粘合層109與位于第一半導(dǎo)體襯底100第一表面的互連件108及其他層粘合，如圖2G所示。
[0108]其中，粘合層109的材料可以為氧化物層或其他合適的材料。第二半導(dǎo)體襯底200可以為各種半導(dǎo)體襯底，其作用在于用于承載和支撐第一半導(dǎo)體襯底100。其中，第二半導(dǎo)體襯底200可以在后續(xù)工藝中去除，也可以予以保留。如予以保留，第二半導(dǎo)體襯底200可以在后續(xù)封裝工藝中作為集成電路的封裝的一部分。將作為承載襯底的第二半導(dǎo)體襯底200予以保留作為集成電路的封裝的一部分，可以節(jié)省材料、降低成本。
[0109]步驟A8:對第一半導(dǎo)體襯底100的與第一表面相對的第二表面進(jìn)行減薄處理，使得所述減薄處理停止于第二體介電層104 (即埋入絕緣層104)之上，如圖2H所示。
[0110]步驟A9:在第二體介電層104之上形成第四體介電層104’，形成貫穿第一體介電層103、第二體介電層104、第四體介電層104’和第一半導(dǎo)體襯底100的第二組垂直互連件106，其中，第二組垂直互連件106在第一體介電層103的遠(yuǎn)離第一半導(dǎo)體襯底100的表面上與第一組橫向互連件107相連接，如圖21所示。
[0111]其中，第二組垂直互連件106的材料可以為含硅半導(dǎo)體材料、鎢或銅以及其他合適的材料。
[0112]在本步驟中，形成第四體介電層104’的步驟可以省略。此時(shí)步驟A9包括:形成貫穿第一體介電層103、第二體介電層104和第一半導(dǎo)體襯底100的第二組垂直互連件106，其中，第二組垂直互連件106在第一體介電層103的遠(yuǎn)離第一半導(dǎo)體襯底100的表面上與第一組橫向互連件107相連接。當(dāng)然，如果在之前的步驟中省略形成埋入絕緣層104(即第二體介電層104)，那么第二組垂直互連件106則僅貫穿第一體介電層103和第一半導(dǎo)體襯底100。在本實(shí)施例中，在形成第二組垂直互連件106之前，還可以在第一半導(dǎo)體襯底100內(nèi)擬形成第二組垂直互連件106的區(qū)域形成介電層，該介電層可以與第二體介電層104連成一個(gè)整體，也可以為與第二體介電層104獨(dú)立的部分，此處并不對此進(jìn)行限定。
[0113]在本實(shí)施例中，第二組垂直互連件106可以為硅通孔(TSV)或其他結(jié)構(gòu)。第二組垂直互連件106的作用主要在于通過第一組橫向互連件107將晶體管的源極、漏極以及柵極引到第一半導(dǎo)體襯底的另一表面。由于第一組晶體管中的各個(gè)晶體管的頂部被位于第一半導(dǎo)體襯底100的第一表面的第一體介電層103隔離、底部被位于第一半導(dǎo)體襯底100的第二表面的第二體介電層104隔離、各個(gè)晶體管之間被位于第一半導(dǎo)體襯底100內(nèi)的第一組淺溝槽隔離102所隔離，因此可以減輕甚至消除晶體管的源極、漏極、柵極以及互連線與第一半導(dǎo)體襯底的耦合作用產(chǎn)生的寄生電容。本領(lǐng)域的技術(shù)人員可以理解，在圖21中，第二組垂直互連件106的頂端的金屬層也可以省略，本實(shí)施例并不對此進(jìn)行限定。
[0114]至此，完成了本實(shí)施例的集成電路的制造方法的相關(guān)步驟的介紹，后續(xù)可以通過劃片、封裝等步驟完成最終的集成電路的制造，此處不再贅述。
[0115]在本實(shí)施例中，根據(jù)上述方法制得的集成電路，可以為射頻開關(guān)器件，其中第一組晶體管一般為射頻開關(guān)器件中的晶體管；也可以為射頻前端模塊，其中第一組晶體管作為射頻前端模塊中的射頻開關(guān)器件中的晶體管；還可以為其他集成模塊，在此并不進(jìn)行限定。關(guān)于集成電路的具體結(jié)構(gòu)，除了包括第一組晶體管、第一組垂直互連件105、第二組垂直互連件106以及第一組橫向互連件107之外，還可以包括位于第一半導(dǎo)體襯底100的其他區(qū)域的其他部件，例如，其他晶體管組、MEMS器件以及集成無源器件等，關(guān)于這些器件的具體結(jié)構(gòu)以及它們的具體制作方法等，本領(lǐng)域的技術(shù)人員可以根據(jù)實(shí)際需要參照現(xiàn)有技術(shù)進(jìn)行選擇，此處不再贅述。
[0116]根據(jù)本實(shí)施例的集成電路的制造方法制得的集成電路，由于第一組晶體管中的各個(gè)晶體管的頂部被位于第一半導(dǎo)體襯底的第一表面的第一體介電層隔離、底部被位于第一半導(dǎo)體襯底的第二表面的第二體介電層隔離、各個(gè)晶體管之間被位于第一半導(dǎo)體襯底內(nèi)的第一組淺溝槽隔離所隔離，即，各個(gè)晶體管均被絕緣材料所隔離，因此第一組晶體管形成的部件，相對于現(xiàn)有技術(shù)，可以減輕甚至消除晶體管的源極、漏極、柵極以及互連線與第一半導(dǎo)體襯底的耦合作用產(chǎn)生的寄生電容，可以有效地降低通過晶體管的信號損失和形變，因而可以進(jìn)而提高了整個(gè)集成電路的性能。
[0117]圖3示出了本發(fā)明實(shí)施例提出的一種集成電路的制造方法的一種示意性流程圖，用于簡要示出該制造方法的典型流程。具體包括:
[0118]步驟SlOl:提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底內(nèi)形成第一組淺溝槽隔離；
[0119]步驟S102:在所述第一半導(dǎo)體襯底內(nèi)形成第一組晶體管，其中所述第一組晶體管中的相鄰的晶體管被所述第一組淺溝槽隔離所隔離；
[0120]步驟S103:在所述第一半導(dǎo)體襯底的第一表面上形成第一體介電層，其中所述第一體介電層覆蓋所述第一組晶體管中的各個(gè)晶體管的頂部以隔離所述晶體管的頂部；
[0121]步驟S104:在所述第一體介電層內(nèi)形成垂直于所述第一半導(dǎo)體襯底的所述第一表面并且與所述第一組晶體管中的各個(gè)晶體管的源極、漏極以及柵極相連的第一組垂直互連件；
[0122]步驟S105:在所述第一體介電層的遠(yuǎn)離所述第一半導(dǎo)體襯底的表面上形成第一組橫向互連件，其中所述第一組橫向互連件中的每一個(gè)均與所述第一組垂直互連件相連接;
[0123]步驟S106:形成貫穿所述第一體介電層和所述第一半導(dǎo)體襯底的第二組垂直互連件，其中所述第二組垂直互連件在所述第一體介電層的遠(yuǎn)離所述第一半導(dǎo)體襯底的表面上與所述第一組橫向互連件相連接。
[0124]本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種集成電路，其特征在于，包括: 第一半導(dǎo)體襯底； 位于所述第一半導(dǎo)體襯底內(nèi)的第一組晶體管； 位于所述第一半導(dǎo)體襯底內(nèi)并將所述第一組晶體管中的相鄰的晶體管隔離的第一組淺溝槽隔離； 位于所述第一半導(dǎo)體襯底的第一表面上并將所述第一組晶體管中的各個(gè)晶體管的頂部隔離的第一體介電層； 位于所述第一半導(dǎo)體襯底的與所述第一表面相對的第二表面上并將所述第一組晶體管中的各個(gè)晶體管的底部隔離的第二體介電層； 位于所述第一體介電層內(nèi)、垂直于所述第一半導(dǎo)體襯底的所述第一表面且與所述第一組晶體管中的各個(gè)晶體管的源極、漏極以及柵極相連的第一組垂直互連件； 貫穿所述第一體介電層、所述第一半導(dǎo)體襯底和所述第二體介電層且垂直于所述第一半導(dǎo)體襯底的所述第一表面的第二組垂直互連件； 位于所述第一體介電層的遠(yuǎn)離所述第一半導(dǎo)體襯底的表面上且連接所述第一組垂直互連件和所述第二組垂直互連件的第一組橫向互連件。
2.如權(quán)利要求1所述的集成電路，其特征在于，所述第一組晶體管中的各個(gè)晶體管均為金屬氧化物柵極半導(dǎo)體場效應(yīng)晶體管。
3.如權(quán)利要求2所述的集成電路，其特征在于，所述晶體管為全耗盡場效應(yīng)晶體管。
4.如權(quán)利要求1所述的集成電路，其特征在于，所述第一組晶體管中的各個(gè)晶體管的柵極位于所述第一體介電層內(nèi)。
5.如權(quán)利要求1所述的集成電路，其特征在于，所述第一半導(dǎo)體襯底為單晶硅。
6.如權(quán)利要求1所述的集成電路，其特征在于，所述第二組垂直互連件中的各個(gè)垂直互連件的側(cè)向被所述第一體介電層、所述第一組淺溝槽隔離和所述第二體介電層分層環(huán)繞絕緣。
7.如權(quán)利要求1所述的集成電路，其特征在于，所述第一組垂直互連件的材料為含硅半導(dǎo)體材料或鎢。
8.如權(quán)利要求1所述的集成電路，其特征在于，所述第二組垂直互連件的材料為含硅半導(dǎo)體材料、鎢或銅。
9.如權(quán)利要求1所述的集成電路，其特征在于，所述第一組橫向互連件的材料為鋁、鎢或銅。
10.如權(quán)利要求1所述的集成電路，其特征在于，所述集成電路為射頻開關(guān)器件； 或者，所述集成電路為包括射頻開關(guān)器件的射頻前端模塊，并且所述第一組晶體管為所述射頻開關(guān)器件中的晶體管。
11.一種集成電路的制造方法，其特征在于，所述方法包括: 步驟SlOl:提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底內(nèi)形成第一組淺溝槽隔離；步驟S102:在所述第一半導(dǎo)體襯底內(nèi)形成第一組晶體管，其中所述第一組晶體管中的相鄰的晶體管被所述第一組淺溝槽隔離所隔離； 步驟S103:在所述第一半導(dǎo)體襯底的第一表面上形成第一體介電層，其中所述第一體介電層覆蓋所述第一組晶體管中的各個(gè)晶體管的頂部以隔離所述晶體管的頂部； 步驟S104:在所述第一體介電層內(nèi)形成垂直于所述第一半導(dǎo)體襯底的所述第一表面并且與所述第一組晶體管中的各個(gè)晶體管的源極、漏極以及柵極相連的第一組垂直互連件； 步驟S105:在所述第一體介電層的遠(yuǎn)離所述第一半導(dǎo)體襯底的表面上形成第一組橫向互連件，其中所述第一組橫向互連件中的每一個(gè)均與所述第一組垂直互連件相連接；步驟S106:形成貫穿所述第一體介電層和所述第一半導(dǎo)體襯底的第二組垂直互連件，其中所述第二組垂直互連件在所述第一體介電層的遠(yuǎn)離所述第一半導(dǎo)體襯底的表面上與所述第一組橫向互連件相連接。
12.如權(quán)利要求11所述的集成電路的制造方法，其特征在于，在所述步驟S105與所述步驟S106之間還包括如下步驟: 步驟S10561:在所述第一半導(dǎo)體襯底的所述第一表面接合作為承載襯底的第二半導(dǎo)體襯底； 步驟S10562:對所述第一半導(dǎo)體襯底的與所述第一表面相對的第二表面進(jìn)行減薄處理。
13.如權(quán)利要求12所述的集成電路的制造方法，其特征在于， 在所述步驟SlOl中，在形成所述第一組淺溝槽隔離之前，在所述第一半導(dǎo)體襯底內(nèi)形成距所述第一半導(dǎo)體襯底的所述第一表面的距離大于或等于所述第一組淺溝槽隔離的高度的第二體介電層；并且，所述第一組淺溝槽隔離位于所述第二體介電層與所述第一半導(dǎo)體襯底的所述第一表面之間； 在所述步驟S102中，所述第一組晶體管中的各個(gè)晶體管的底部被所述第二體介電層所覆蓋以隔離所述晶體管的底部； 在所述步驟S10562中，所述減薄處理停止于所述第二體介電層之上； 在所述步驟S106中，所述第二組垂直互連件在貫穿所述第一體介電層和所述第一半導(dǎo)體襯底的同時(shí)還貫穿所述第二體介電層。
14.如權(quán)利要求13所述的集成電路的制造方法，其特征在于， 在所述步驟S10562中，所述第二體介電層作為所述減薄處理的減薄停止層。
15.如權(quán)利要求11所述的集成電路的制造方法，其特征在于，在所述步驟S102中，形成所述第一組晶體管的方法包括: 步驟S1021:通過所述第一半導(dǎo)體襯底的所述第一表面進(jìn)行第一次離子注入以形成第一摻雜區(qū)； 步驟S1022:在所述第一半導(dǎo)體襯底的所述第一表面上形成柵極； 步驟S1023:通過所述第一半導(dǎo)體襯底的所述第一表面進(jìn)行第二次離子注入以形成第二摻雜區(qū)； 步驟S1024:對所述第一半導(dǎo)體襯底進(jìn)行熱處理以激活第一次離子注入和第二次離子注入的尚子。
16.如權(quán)利要求11所述的集成電路的制造方法，其特征在于，所述第一組晶體管中的各個(gè)晶體管均為金屬氧化物柵極半導(dǎo)體場效應(yīng)晶體管。
17.如權(quán)利要求11所述的集成電路的制造方法，其特征在于，所述晶體管為全耗盡場效應(yīng)晶體管。
18.如權(quán)利要求11所述的集成電路的制造方法，其特征在于，在所述步驟S102中，所述第一組晶體管中的各個(gè)晶體管的柵極位于所述第一半導(dǎo)體襯底的所述第一表面上。
19.如權(quán)利要求11所述的集成電路的制造方法，其特征在于， 所述第一組垂直互連件的材料為含硅半導(dǎo)體材料或鎢； 和/或，所述第二組垂直互連件的材料為含硅半導(dǎo)體材料、鎢或銅； 和/或，所述第一組橫向互連件的材料為鋁、鎢或銅。
20.如權(quán)利要求11所述的集成電路的制造方法，其特征在于，所述集成電路為射頻開關(guān)器件; 或者，所述集成電路為包括射頻開關(guān)器件的射頻前端模塊，并且所述第一組晶體管為所述射頻開關(guān)器件中的晶體管。
【文檔編號】H01L21/762GK104282688SQ201310271764
【公開日】2015年1月14日 申請日期:2013年7月1日 優(yōu)先權(quán)日:2013年7月1日
【發(fā)明者】黃河, 克里夫·德勞利 申請人:中芯國際集成電路制造(上海)有限公司