專利名稱：半導體元件及其制作方法
技術領域：
本發(fā)明涉及一種半導體元件，尤指一種具有金屬柵極的半導體元件及其制作方法。
背景技術：
隨著半導體元件尺寸持續(xù)微縮，傳統(tǒng)方法中利用降低柵極介電層，例如降低二氧化硅層厚度，以達到最佳化目的的方法，面臨到因電子的隧穿效應(tunneling effect)而導致漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，高介電常數(shù)(以下簡稱為high-K)材料因具有可有效降低物理極限厚度，并且在相同的等效氧化厚度(equivalent oxide thickness,以下簡稱為EOT)下,有效降低漏電流并達成等效電容以控 制通道開關等優(yōu)點，而被用以取代傳統(tǒng)二氧化硅層或氮氧化硅層作為柵極介電層。而傳統(tǒng)的柵極材料多晶娃則面臨硼穿透(boron penetration)效應,導致元件效能降低等問題；且多晶硅柵極更遭遇難以避免的耗層效應(cbpletion effect)，使得等效的柵極介電層厚度增加、柵極電容值下降，進而導致元件驅(qū)動能力的衰退等困境。針對此問題，半導體業(yè)界更提出以新的柵極材料，例如利用具有功函數(shù)(work function)金屬層的金屬柵極來取代傳統(tǒng)的多晶硅柵極，用以作為匹配高介電常數(shù)(High-K)柵極介電層的控制電極。然而，即使利用高介電常數(shù)(high-K)柵極介電層取代傳統(tǒng)二氧化硅或氮氧化硅柵極介電層，并以具有匹配功函數(shù)的金屬柵極取代傳統(tǒng)多晶硅柵極，如何持續(xù)地增加半導體元件效能及確保其可靠度仍為半導體業(yè)者所欲解決的問題。
發(fā)明內(nèi)容
因此本發(fā)明是披露一種具有金屬柵極的半導體元件及其制作方法，以改良現(xiàn)有工藝中所遇到的不足。本發(fā)明優(yōu)選實施例是披露一種半導體元件，其包括基底、柵極結(jié)構(gòu)設于基底上以及第一遮蓋層設于柵極結(jié)構(gòu)的側(cè)壁表面。其中柵極結(jié)構(gòu)包括高介電常數(shù)介電層，且第一遮蓋層為無氧(oxygen-free)遮蓋層。本發(fā)明另一實施例是披露一種制作半導體元件的方法，其包括有下列步驟。首先提供基底，然后形成柵極結(jié)構(gòu)于基底表面，且柵極結(jié)構(gòu)包括高介電常數(shù)介電層。接著形成第一遮蓋層于柵極結(jié)構(gòu)的側(cè)壁，再形成輕摻雜漏極于柵極兩側(cè)的基底中。
圖I至圖6為本發(fā)明優(yōu)選實施例制作具有金屬柵極的半導體元件示意圖。圖7至圖12為本發(fā)明另一實施例制作具有金屬柵極的半導體元件示意圖。附圖標記說明100 基底102 淺溝隔離
104柵極絕緣層106高介電常數(shù)介電層108多晶硅層110硬掩模112柵極結(jié)構(gòu)114第一遮蓋層116輕摻雜漏極118第二遮蓋層120第三遮蓋層122第一間隙壁124第二間隙壁126源極/漏極區(qū)域128接觸洞蝕刻停止層130層間介電層、132柵極溝槽134功函數(shù)金屬層136阻障層138低阻抗金屬層140金屬柵極200基底202淺溝隔離204柵極絕緣層206高介電常數(shù)介電層208多晶硅層210硬掩模212柵極結(jié)構(gòu)214第一間隙壁216輕摻雜漏極218第二遮蓋層220第三遮蓋層222第二間隙壁226源極/漏極區(qū)域228接觸洞蝕刻停止層230層間介電層 232 柵極溝槽234功函數(shù)金屬層 236 阻障層238低阻抗金屬層 240 金屬柵極
具體實施例方式請參照圖I至圖6，圖I至圖6為本發(fā)明優(yōu)選實施例制作具有金屬柵極的半導體元件示意圖，且本優(yōu)選實施例采用后柵極工藝搭配前高介電常數(shù)介電層(high-K first)工藝。如圖I所示，首先提供基底100,例如娃基底或絕緣層上覆娃(silicon-on-insulator,SOI)基底等，且基底100內(nèi)形成有多個用來提供電性絕緣的淺溝隔離(shallow trenchisolation, STI)102。接著形成由氧化物、氮化物等的介電材料所構(gòu)成的柵極絕緣層104在基底100表面，用來當作界面層(interfacial layer),并再依序形成由高介電常數(shù)介電層106、多晶娃層108以及硬掩模110所構(gòu)成的堆疊薄膜在柵極絕緣層104上。其中，多晶硅層108是用來做為犧牲層，其亦可由不具有任何雜質(zhì)(undoped)的多晶娃材料、具有N+雜質(zhì)的多晶娃材料所構(gòu)成或非晶硅材料所構(gòu)成。在本實施例中，高介電常數(shù)介電層106可以是一層或多層的結(jié)構(gòu)，其介電常數(shù)大致大于20。高介電常數(shù)介電層106可以是金屬氧化物層，例如稀土金屬氧化物層，且可選自由氧化給(hafnium oxide,HfO2)、娃酸給氧化合物(hafnium silicon oxide,HfSiO)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化招(aluminum oxide, A10)、氧化鑭(lanthanum oxide, La2O3)、招酸鑭(lanthanum aluminum oxide, LaAlO)、氧化組(tantalum oxide, Ta2O3)、氧化錯(zirconium oxide, ZrO2)、娃酸錯氧化合物(zirconiumsilicon oxide, ZrSiO)、錯酸給(hafnium zirconium oxide, HfZrO)、銀秘組氧化物(strontium bismuth tantalate, SrBi2Ta2O9, SBT)、錯欽酸鉛(lead zirconate titanate,PbZrxTi1^O3, PZT)以及欽酸鋇銀(barium strontium titanate, BaxSr1^TiO3, BST)等所組成的群組。硬掩模110則由二氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)或氮氧化硅(SiON)所構(gòu)成。接著如圖2所示，形成圖案化光致抗蝕劑層(圖未示)在硬掩模110上，并利用圖案化光致抗蝕劑層當作掩模進行圖案轉(zhuǎn)移工藝，以單次蝕刻或逐次蝕刻步驟，去除部分的硬掩模110、多晶硅層108、高介電常數(shù)介電層106及柵極絕緣層104，并剝除此圖案化光致抗蝕劑層，以于基底上形 成柵極結(jié)構(gòu)112。然后覆蓋由氮化硅所構(gòu)成的第一遮蓋層114于柵極結(jié)構(gòu)112側(cè)壁及基底100表面，并進行輕摻雜離子注入，將N型或P型雜質(zhì)注入柵極結(jié)構(gòu)112兩側(cè)的基底100中，以形成輕慘雜漏極116。如圖3所示，依序形成由氧化硅所構(gòu)成的第二遮蓋層118及由氮化硅所構(gòu)成的第三遮蓋層120于基底100上并覆蓋柵極結(jié)構(gòu)112及第一遮蓋層114。在本實施例中，第二遮蓋層118優(yōu)選由氧化硅所構(gòu)成，且與設于其下的第一遮蓋層114具有不同蝕刻率。隨后如圖4所示，先進行干蝕刻工藝去除部分第三遮蓋層120并停在第二遮蓋層118表面，接著進行另一干蝕刻工藝去除部分第二遮蓋層118及第一遮蓋層114，最后再進行濕式清洗工藝去除上述蝕刻工藝所殘留的聚合物，以于柵極結(jié)構(gòu)112側(cè)壁形成由L型第一遮蓋層所構(gòu)成的第一間隙壁122、L型第二遮蓋層118以及由剩余第三遮蓋層120所構(gòu)成的第二間隙壁124。然而，除了上述步驟，本發(fā)明另一實施例又可選擇先進行干蝕刻工藝去除部分第三遮蓋層120并停在第二遮蓋層118表面，然后進行另一干蝕刻工藝去除部分第二遮蓋層118，最后再以濕式清洗工藝去除部分第一遮蓋層114，以制作上述的L型第一間隙壁122、L型第二遮蓋層118及第二間隙壁124。然后可進行離子注入，將N型或P型雜質(zhì)注入上述間隙壁兩側(cè)的基底中以形成源極/漏極區(qū)域126。在本優(yōu)選實施例中，亦可結(jié)合選擇性應力系統(tǒng)(selective strainscheme, SSS)等工藝,例如利用選擇性外延生長(selective epitaxial growth, SEG)方法來制作源極/漏極區(qū)域。例如，當源極/漏極區(qū)域需為P型源極/漏極時，可利用包括有鍺化硅(SiGe)的外延層形成源極/漏極區(qū)域；而當源極/漏極區(qū)域需為N型源極/漏極時，則可利用包括碳化硅(SiC)的外延層形成源極/漏極區(qū)域。此外，源極/漏極區(qū)域126表面另分別形成有金屬硅化物(圖未示)。形成上述元件之后，可于基底100上依序形成接觸洞蝕刻停止層(contact etch stop layer,CESL) 128與層間介電(inter-layer dielectric,ILD)層130。由于形成上述元件的步驟亦為本領域一般技術人員所知，故于此亦不再贅述。如圖5所示，接下來進行平坦化工藝，例如利用化學機械拋光工藝移除部分ILD層130、部分CESL 128與圖案化硬掩模110，直至暴露出多晶硅層108。隨后還利用適合的蝕刻工藝移除多晶硅層108，而形成柵極溝槽132。此時高介電常數(shù)介電層106可作為蝕刻停止層，用以保護下方的柵極絕緣層104不受蝕刻工藝的影響。由于上述平坦化工藝與蝕刻工藝亦為本領域一般技術人員所知，故于此亦不再贅述。然后如圖6所示，在柵極溝槽132內(nèi)依序形成功函數(shù)金屬層134、阻障層136以及用以填滿柵極溝槽132的低阻抗金屬層138。其中，功函數(shù)金屬層134可視工藝需求包括P型功函數(shù)金屬或N型功函數(shù)金屬。最后，再通過平坦化工藝移除多余的低阻抗金屬層138、阻障層136與功函數(shù)金屬層134，完成金屬柵極140與具有金屬柵極140的半導體元件的制作。請再參照圖7至圖12，圖7至圖12為本發(fā)明另一實施例制作具有金屬柵極的半導體元件示意圖，且本實施例同樣采用后柵極工藝搭配前高介電常數(shù)介電層工藝。如圖7所示，首先提供基底200，例如硅基底或絕緣層上覆硅基底等，且基底200內(nèi)形成有多個用來提供電性隔離的淺溝絕緣(shallow trench isolation, STI) 202。接著形成由氧化物、氮化物等的介電材料所構(gòu)成的柵極絕緣層204在基底200表面，當作界面層(interfacial layer),并再依序形成由高介電常數(shù)介電層206、多晶娃層208以及硬掩模210所構(gòu)成的堆疊薄膜在柵極絕緣層204上。其中，多晶硅層208是用來做為犧牲層，其亦可由不具有任何雜質(zhì)(undoped)的多晶娃材料、具有N+雜質(zhì)的多晶娃材料 所構(gòu)成或非晶硅材料所構(gòu)成。如圖8所示，形成圖案化光致抗蝕劑層(圖未示)在硬掩模210上，并利用圖案化光致抗蝕劑層當作掩模進行圖案轉(zhuǎn)移工藝，以單次蝕刻或逐次蝕刻步驟，去除部分的硬掩模210、多晶硅層208、高介電常數(shù)介電層206及柵極絕緣層204，并剝除此圖案化光致抗蝕劑層，以于基底上形成柵極結(jié)構(gòu)212。然后覆蓋由氮化硅所構(gòu)成的第一遮蓋層(圖未示)于柵極結(jié)構(gòu)212側(cè)壁及基底200表面，并進行回蝕刻工藝，去除部分設于基底200表面的第一遮蓋層以于柵極結(jié)構(gòu)212側(cè)壁形成第一間隙壁214。接著進行輕摻雜離子注入，將N型或P型雜質(zhì)注入柵極結(jié)構(gòu)212兩側(cè)的基底200中，以形成輕摻雜漏極216。然后形成由氧化硅所構(gòu)成的第二遮蓋層218并覆蓋柵極結(jié)構(gòu)212、第一間隙壁214及基底200表面。隨后如圖9所示，形成由氮化硅所構(gòu)成的第三遮蓋層220于基底200上并覆蓋第二遮蓋層218。在本實施例中，由于第二遮蓋層218是由氧化硅所構(gòu)成，因此與設于其上的第三遮蓋層220優(yōu)選具有不同蝕刻率。如圖10所示，先進行干蝕刻工藝去除部分第三遮蓋層220并停在第二遮蓋層218表面，然后再進行濕蝕刻工藝去除部分的第二遮蓋層218，以于柵極結(jié)構(gòu)側(cè)壁212形成第一間隙壁214、L型第二遮蓋層218以及由氮化硅所構(gòu)成的第二間隙壁222。然后可進行離子注入，將N型或P型雜質(zhì)注入上述間隙壁兩側(cè)的基底中以形成源極/漏極區(qū)域226。在本實施例中，亦可結(jié)合選擇性應力系統(tǒng)(selective strain scheme,SSS)等工藝,例如利用選擇性外延生長(selective epitaxial growth, SEG)方法來制作源極/漏極區(qū)域。例如，當源極/漏極區(qū)域226需為P型源極/漏極時，可利用包括有鍺化硅(SiGe)的外延層形成源極/漏極區(qū)域；而當源極/漏極區(qū)域226需為N型源極/漏極時，則可利用包括碳化硅(SiC)有的外延層形成源極/漏極區(qū)域。此外，源極/漏極區(qū)域226表面可分別形成有金屬硅化物(圖未示)。形成上述元件之后，可于基底200上依序形成接觸洞蝕刻停止層(contact etch stop layer, CESL) 228 與層間介電(inter-layer dielectric,ILD)層230。由于形成上述元件的步驟亦為本領域一般技術人員所知，故于此亦不再贅述。如圖11所示，接下來進行平坦化工藝，例如利用化學機械拋光工藝移除部分ILD層230、部分CESL 228與硬掩模210，直至暴露出多晶硅層208。隨后還利用適合的蝕刻工藝移除多晶硅層208，而形成柵極溝槽232。此時高介電常數(shù)介電層206可作為蝕刻停止層，用以保護下方的柵極絕緣層204不受蝕刻工藝的影響。由于上述平坦化工藝與蝕刻工藝亦為本領域一般技術人員所知，故于此亦不再贅述。然后如圖12所示，在柵極溝槽232內(nèi)依序形成功函數(shù)金屬層234、阻障層236以及用以填滿柵極溝槽232的低阻抗金屬層238。其中，功函數(shù)金屬層234可視工藝需求包括P型功函數(shù)金屬或N型功函數(shù)金屬。最后，再通過平坦化工藝移除多余的低阻抗金屬層238、阻障層236與功函數(shù)金屬層234，完成金屬柵極240與具有金屬柵極240的半導體元件的制作。綜上所述，本發(fā)明優(yōu)選于制作輕摻雜漏極前先于柵極結(jié)構(gòu)側(cè)壁形成由無氧遮蓋層用來保護柵極結(jié)構(gòu)中的高介電常數(shù)介電層。在本發(fā)明的實施例中，無氧遮蓋層優(yōu)選由氮化硅所構(gòu)成，且優(yōu)選貼附并接觸柵極結(jié)構(gòu) 中的硬掩模、多晶硅層、高介電常數(shù)介電層及柵極絕緣層。由于已知工藝在制作輕摻雜漏極前于柵極結(jié)構(gòu)的側(cè)壁處通常不具有任何用來保護高介電常數(shù)介電層的材料層，例如本案所披露的遮蓋層，使高介電常數(shù)介電層容易在后續(xù)諸如輕摻雜離子注入的濕式清洗、氧剝除、形成間隙壁等工藝中的濕式清洗步驟中被去除。因此通過上述實施例于制作輕摻雜漏極前先于柵極結(jié)構(gòu)側(cè)壁形成用來保護柵極結(jié)構(gòu)的無氧遮蓋層，本發(fā)明可有效改善上述缺點并避免高介電常數(shù)介電層于工藝中受到損害。另外需注意的是，上述實施例所披露制作半導體元件的步驟雖以后柵極工藝搭配前高介電常數(shù)介電層工藝為例，但不局限于此，本發(fā)明又可將上述實施例應用至前柵極工藝及后高介電常數(shù)介電層工藝，此變型均屬本發(fā)明所涵蓋的范圍。其中，前柵極工藝的柵極結(jié)構(gòu)優(yōu)選包括柵極絕緣層、高介電常數(shù)介電層設于柵極絕緣層上以及多晶硅柵極設于高介電常數(shù)介電層上，且高介電常數(shù)介電層優(yōu)選為一字型高介電常數(shù)介電層。而在后高介電常數(shù)介電層工藝中，柵極結(jié)構(gòu)則包括柵極絕緣層、高介電常數(shù)介電層設于柵極絕緣層上以及金屬柵極設于高介電常數(shù)介電層上，其中高介電常數(shù)介電層則優(yōu)選為U型高介電常數(shù)介電層。以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的等同變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種半導體元件，包括 基底； 柵極結(jié)構(gòu)設于該基底上，該柵極結(jié)構(gòu)包括高介電常數(shù)介電層；以及 第一遮蓋層設于該柵極結(jié)構(gòu)的側(cè)壁表面，且該第一遮蓋層為無氧遮蓋層。
2.如權利要求I所述的半導體元件，其中該第一遮蓋層為第一間隙壁。
3.如權利要求2所述的半導體元件，另包括第二遮蓋層設于該第一間隙壁的側(cè)壁，該第二遮蓋層的材料不同于該第一遮蓋層的材料，且該第二遮蓋層為L型遮蓋層。
4.如權利要求3所述的半導體元件，其中該第二遮蓋層的蝕刻率不同于該第一遮蓋層的蝕刻率。
5.如權利要求3所述的半導體元件，另包括第二間隙壁設于該第二遮蓋層上。
6.如權利要求I所述的半導體元件，其中該第一遮蓋層為L型遮蓋層。
7.如權利要求6所述的半導體元件，另包括第二遮蓋層設于該第一遮蓋層的側(cè)壁，該第二遮蓋層的材料不同于該第一遮蓋層的材料，且該第二遮蓋層為L型遮蓋層。
8.如權利要求7所述的半導體元件，其中該第二遮蓋層的蝕刻率不同于該第一遮蓋層的蝕刻率。
9.如權利要求7所述的半導體元件，另包括第二間隙壁設于該第二遮蓋層上。
10.如權利要求I所述的半導體元件，其中該柵極結(jié)構(gòu)包括 柵極絕緣層； 該高介電常數(shù)介電層設于該柵極絕緣層上；以及 多晶硅柵極設于該高介電常數(shù)介電層上。
11.如權利要求10所述的半導體元件，其中該高介電常數(shù)介電層為一字型高介電常數(shù)介電層。
12.如權利要求I所述的半導體元件，其中該柵極結(jié)構(gòu)包括 柵極絕緣層； 該高介電常數(shù)介電層設于該柵極絕緣層上；以及 金屬柵極設于該高介電常數(shù)介電層上。
13.如權利要求12所述的半導體元件，其中該高介電常數(shù)介電層為一字型高介電常數(shù)介電層或U型高介電常數(shù)介電層。
14.一種制作半導體元件的方法，包括 提供基底； 形成柵極結(jié)構(gòu)于該基底表面，且該柵極結(jié)構(gòu)包括高介電常數(shù)介電層； 形成第一遮蓋層于該柵極結(jié)構(gòu)的側(cè)壁；以及 形成輕摻雜漏極于該柵極結(jié)構(gòu)兩側(cè)的該基底中。
15.如權利要求14所述的方法，其中該第一遮蓋層為無氧遮蓋層。
16.如權利要求14所述的方法，其中形成該輕摻雜漏極后另包括 形成第二遮蓋層于該第一遮蓋層上； 形成第三遮蓋層于該第二遮蓋層上； 進行第一蝕刻工藝，去除部分該第三遮蓋層以形成第二間隙壁；以及 進行第二蝕刻工藝，去除部分該第二遮蓋層及該第一遮蓋層以形成L型第二遮蓋層及L型第一間隙壁于該柵極結(jié)構(gòu)的側(cè)壁。
17.如權利要求16所述的方法，其中該第一遮蓋層包括氮化硅、該第二遮蓋層包括氧化硅以及該第三遮蓋層包括氮化硅。
18.如權利要求16所述的方法，其中該第一蝕刻工藝及該第二蝕刻工藝包括干蝕刻工藝。
19.如權利要求14所述的方法，其中形成該輕摻雜漏極后另包括 形成第二遮蓋層于該第一遮蓋層上； 形成第三遮蓋層于該第二遮蓋層上； 進行第一蝕刻工藝，去除部分該第三遮蓋層以形成第二間隙壁； 進行第二蝕刻工藝，去除部分該第二遮蓋層以形成L型第二遮蓋層；以及 進行第三蝕刻工藝，去除部分該第一遮蓋層以形成L型第一間隙壁。
20.如權利要求19所述的方法，其中該第一遮蓋層包括氮化硅、該第二遮蓋層包括氧化硅以及該第三遮蓋層包括氮化硅。
21.如權利要求19所述的方法，其中該第一蝕刻工藝及該第二蝕刻工藝包括干蝕刻工藝，且該第三蝕刻工藝包括濕蝕刻工藝。
22.如權利要求14所述的方法，其中形成該輕摻雜漏極后另包括 于形成該輕摻雜漏極前進行第一蝕刻工藝去除部分該第一遮蓋層，使剩余的該第一遮蓋層形成第一間隙壁于該柵極結(jié)構(gòu)的側(cè)壁； 形成第二遮蓋層并覆蓋該柵極結(jié)構(gòu)、該第一間隙壁及該基底表面； 形成第三遮蓋層于該第二遮蓋層上； 進行第二蝕刻工藝，去除部分該第三遮蓋層以形成第二間隙壁；以及 進行第三蝕刻工藝，去除部分該第二遮蓋層以形成L型第二遮蓋層于該第一間隙壁的側(cè)壁。
23.如權利要求22所述的方法，其中該第一遮蓋層包括氮化硅、該第二遮蓋層包括氧化硅以及該第三遮蓋層包括氮化硅。
24.如權利要求22所述的方法，其中該第一蝕刻工藝包括回蝕刻工藝、該第二蝕刻工藝包括干蝕刻工藝以及該第三蝕刻工藝包括濕蝕刻工藝。
全文摘要
本發(fā)明披露一種半導體元件及其制作方法，該半導體元件包括基底、柵極結(jié)構(gòu)設于基底上以及第一遮蓋層設于柵極結(jié)構(gòu)的側(cè)壁表面。其中柵極結(jié)構(gòu)包括高介電常數(shù)介電層，且第一遮蓋層為無氧(oxygen-free)遮蓋層。
文檔編號H01L29/51GK102738225SQ201110084219
公開日2012年10月17日 申請日期2011年4月6日 優(yōu)先權日2011年4月6日
發(fā)明者黃韋翰 申請人:聯(lián)華電子股份有限公司