專利名稱：半導(dǎo)體裝置和存儲卡的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置和存儲卡，涉及多芯片封裝。
背景技術(shù)：
近年，手機和便攜信息處理終端裝置、小型音響裝置等的可以攜帶的電子機器的需求正在急劇增加。為了響應(yīng)此要求，正在嘗試半導(dǎo)體裝置的小型化、輕薄化。因此，把在1個半導(dǎo)體芯片中存儲多個系統(tǒng)的S0C(SyStem On Chip 片上系統(tǒng))技術(shù)，和在1個封裝襯底上層疊多個半導(dǎo)體芯片的多芯片封裝(MCP :Multi Chip lockage)技術(shù)正用于半導(dǎo)體裝置。SOC技術(shù)是在1個半導(dǎo)體芯片上裝載多個系統(tǒng)的技術(shù)。相對于此，MCP技術(shù)是在1 個封裝上安裝多個半導(dǎo)體芯片的技術(shù)。MCP技術(shù)通過研究多個半導(dǎo)體芯片的疊層方法，能夠謀求小型化(例如，參照專利文獻(xiàn)1 (特開2005-286126號公報))。在MCP構(gòu)造中，為了連接半導(dǎo)體芯片的輸入輸出用焊盤和封裝襯底的焊盤，使用導(dǎo)線焊接。因而，在半導(dǎo)體芯片的焊盤附近需要用于導(dǎo)線焊接的適宜的空間。因此，將間隔基配置在疊層的2個半導(dǎo)體芯片之間，由此，確保用于導(dǎo)線焊接的空間。但是，由于使用該間隔基，因而MCP的厚度方向的尺寸增大。此外，如果疊層在封裝襯底上的半導(dǎo)體芯片的數(shù)量增多，則焊盤數(shù)以及導(dǎo)線數(shù)也增多。因此，封裝襯底和半導(dǎo)體芯片之間的接線變得復(fù)雜，還有導(dǎo)線之間發(fā)生短路的擔(dān)憂。 進(jìn)而，形成在封裝襯底上的襯底配線的走線也變得復(fù)雜。

發(fā)明內(nèi)容
本發(fā)明的例子提出了能夠使多芯片封裝小型化以及輕薄化，此外能夠使封裝內(nèi)的接線簡化的技術(shù)。本發(fā)明的例子的半導(dǎo)體裝置，具備封裝襯底；和第一以及第二半導(dǎo)體芯片，具有長方形的上面，在上述封裝襯底上疊層，上述第一半導(dǎo)體芯片具有沿著1條短邊設(shè)置的多個第一焊盤，上述第二半導(dǎo)體芯片具有沿著1條短邊設(shè)置的多個第二焊盤，疊層為由上述第二半導(dǎo)體芯片的長邊和沒有設(shè)置上述多個第二焊盤的短邊組成的頂點，和由上述第一半導(dǎo)體芯片的長邊和沒有設(shè)置上述多個第一焊盤的短邊組成的頂點在上下重合，第一以及第二半導(dǎo)體芯片的長邊交叉。本發(fā)明的例子的半導(dǎo)體裝置，具備封裝襯底；和層疊在上述封裝襯底上的第一以及第二半導(dǎo)體芯片，上述第一半導(dǎo)體芯片具有沿著2條短邊分別設(shè)置的第一以及第二焊盤，上述第二半導(dǎo)體芯片具有沿著2條短邊分別設(shè)置的第三以及第四焊盤，上述封裝襯底具有為了包圍上述第一以及第二半導(dǎo)體芯片而配置在封裝襯底上的第一至第四襯底焊盤， 上述第一以及第三襯底焊盤用形成在上述封裝襯底表面上的第一襯底配線連接，上述第二以及第四襯底焊盤用形成在上述封裝襯底表面上的第二襯底配線連接，上述第一以及第二襯底配線經(jīng)由形成在上述封裝襯底內(nèi)的端子接頭部，用設(shè)置在比上述封裝襯底表面下層的第三襯底配線連接，上述第二半導(dǎo)體芯片配置在上述第一半導(dǎo)體芯片的上述第一以及第二焊盤之間，為了使上述第一以及第二半導(dǎo)體芯片的長邊交叉，層疊在上述第一半導(dǎo)體芯片上。本發(fā)明的例子的半導(dǎo)體裝置，具備封裝襯底；具有長方形的上面，沿著1條長邊設(shè)置多個焊盤的第一至第四半導(dǎo)體芯片，上述第一以及第二半導(dǎo)體芯片為了使未設(shè)置上述焊盤的長邊之間接觸而并排配置在封裝襯底上，上述第三以及第四半導(dǎo)體芯片并排層疊在上述第一以及第二半導(dǎo)體芯片上，以使未設(shè)置上述焊盤的長邊之間接觸、上述第三以及第四半導(dǎo)體芯片的短邊和上述第一以及第二半導(dǎo)體芯片的短邊在上下重合。如果采用本發(fā)明的例子，則能夠使多芯片封裝小型化以及輕薄化，此外，能夠簡化封裝內(nèi)的接線。


圖1是表示半導(dǎo)體芯片的基本構(gòu)造的側(cè)視圖。圖2是第一種實施例的側(cè)視圖。圖3是第一種實施例的平面圖。圖4是沿著圖3的IV-IV線的剖面圖。圖5是沿著圖3的V-V線的剖面圖。圖6是表示封裝襯底的配線布線的模式圖。圖7是表示封裝襯底的配線布線的模式圖。圖8是表示第二種實施例的構(gòu)造的側(cè)視圖。圖9是第二種實施例的平面圖。圖10是沿著圖9的X-X線的剖面圖。圖11是沿著圖9的XI-XI線的剖面圖。圖12是表示封裝襯底的配線布線的模式圖。圖13是表示封裝襯底的配線布線的模式圖。圖14是表示封裝襯底的配線布線的模式圖。圖15是表示第二種實施例的應(yīng)用例子的側(cè)視圖。圖16是表示第二種實施例的變形例子的側(cè)視圖。圖17是表示第二種實施例的變形例子的側(cè)視圖。圖18是沿著圖17的XVIII-XVIII線的剖面圖。圖19是沿著圖17的XIX-XIX線的剖面圖。圖20A是分階段表示變形例子的構(gòu)造的圖。圖20B是分階段表示變形例子的構(gòu)造的圖。
圖20C是分階段表示變形例子的構(gòu)造的圖。圖21是表示第二種實施方式的構(gòu)造的側(cè)視圖。圖22是表示第二種實施方式的構(gòu)造的側(cè)視圖。圖23是沿著圖22的XXIII-XXIII線的剖面圖。圖24是沿著圖22的XXIV-XXIV線的剖面圖。圖25是表示第三種實施方式的構(gòu)造的側(cè)視圖。圖沈是表示第三種實施方式的構(gòu)造的平面圖。圖27是沿著圖沈的XXVII-XXVII線的剖面圖。圖觀是沿著圖26的XXVIII-XXVIII線的剖面圖。圖四是表示本發(fā)明的例子的適用例子的圖。符號說明1，10 80，IOA 80A，IOB 80B 半導(dǎo)體芯片；11 81，Ila llh，21a 21h 芯片焊盤；19 99 導(dǎo)線；90 存儲器控制芯片；91 控制焊盤；100 400 封裝襯底；101 104,201 204, 301A, 301B, 302A, 302B, 401A, 401B, 402A, 402B 襯底焊盤；105，105A, 105B, 105C, 106 襯底配線；107 引線連接配線；108 端子接頭部；109，120 引線部；110 襯底控制焊盤；Wl W8, WlA W8A, WlB W8B 短邊；Ll L8 長邊；3 存儲卡。
具體實施例方式以下，一邊參照附圖，一邊詳細(xì)說明用于實施本發(fā)明的例子的最佳的形態(tài)。1.實施方式以下，說明認(rèn)為最佳的幾個實施方式。(A)概要本發(fā)明的例子在多芯片封裝(以下，稱為MCP)中，涉及疊層多個半導(dǎo)體芯片的封裝構(gòu)造。本發(fā)明的例子說明不使用間隔基，能夠確保用于疊層的半導(dǎo)體芯片的導(dǎo)線焊接的空間，能夠減小封裝裝置的尺寸的構(gòu)造。此外，在疊層的半導(dǎo)體芯片上設(shè)置進(jìn)行數(shù)據(jù)以及控制信號的輸入輸出的多個焊盤 (以下，稱為芯片焊盤)。而后，在封裝襯底上設(shè)置和這些焊盤連接的多個焊盤(以下，稱為襯底焊盤)，進(jìn)而，設(shè)置連接襯底焊盤之間的襯底配線。以下，還說明該配線襯底的配線布線，提出了能夠簡化襯底配線的走線的技術(shù)。(B)半導(dǎo)體芯片圖1是表示在以下說明的實施方式中使用的半導(dǎo)體芯片的基本構(gòu)造的側(cè)視圖。如圖1所示，半導(dǎo)體芯片1是其上面由短邊W和長邊L組成的長方形的長方體構(gòu)造。半導(dǎo)體芯片1例如是NAND型或者NOR型閃存、DRAM(Dynamic Random Access Memory)、ROM (Read Onry Memory)等的存儲器芯片。此外，半導(dǎo)體芯片1可以是安裝有LSI 的邏輯電路，也可以是混裝有存儲器和LSI的混裝芯片。多個焊盤(未圖示)沿著半導(dǎo)體芯片1的短邊W或者比短邊長的長邊L，配置在設(shè)置于半導(dǎo)體芯片1上面的端部的區(qū)域內(nèi)(用虛線包圍的區(qū)域)。
這些焊盤是用于向芯片提供電源電壓的電源焊盤、用于進(jìn)行數(shù)據(jù)或者控制信號的輸入輸出的信號輸入輸出焊盤。以下，說明疊層多個個上述的半導(dǎo)體芯片1，例如使用TSOP (Thin Small Outline lockage:薄小外形封裝)進(jìn)行封裝的MCP。而且，在以下所示的幾個實施方式中，封裝的種類并不限于TS0P，例如也能夠適用BGA(Ball Grid Array)等其他的封裝。(C)第一種實施方式在本實施方式中，說明在圖1所示的半導(dǎo)體芯片上，沿著半導(dǎo)體芯片的1條短邊W 設(shè)置多個焊盤的半導(dǎo)體芯片的MCP。(1)第一種實施例(a)構(gòu)造圖2是表示成為第一種實施例的MCP的構(gòu)造的側(cè)視圖。圖3是第一種實施例的平面圖。此外，圖4是沿著圖3的IV-IV線的剖面圖，圖5 是沿著圖3的V-V線的剖面圖。如圖2至圖5所示，將多個半導(dǎo)體芯片10 40層疊在封裝襯底100上。半導(dǎo)體芯片10 40例如是同一尺寸。此外，半導(dǎo)體芯片10 40例如是由閃存組成的存儲器芯片。半導(dǎo)體芯片10 40例如隔著絕緣性的粘接劑等的薄的絕緣層分別層疊。半導(dǎo)體芯片10在其上面具有多個焊盤11。以下，將設(shè)置在半導(dǎo)體芯片上的焊盤稱為芯片焊盤。多個芯片焊盤11沿著芯片的1條短邊Wl設(shè)置。此外，半導(dǎo)體芯片20 40和半導(dǎo)體芯片10 —樣分別具有芯片焊盤21 41。而后，芯片焊盤21 41沿著半導(dǎo)體芯片20 40的短邊W2 W4分別設(shè)置。第一半導(dǎo)體芯片10例如隔著絕緣性的粘接劑等的薄的絕緣層配置在封裝襯底 100 上。第二半導(dǎo)體芯片20層疊在第一半導(dǎo)體芯片10上以使未設(shè)置半導(dǎo)體芯片20的芯片焊盤的短邊和第一半導(dǎo)體芯片10的長邊上下重合。而后，將成為上層一側(cè)的第二半導(dǎo)體芯片20的底面配置成不和第一半導(dǎo)體芯片10的芯片焊盤11接觸。此外，配置上層一側(cè)的半導(dǎo)體芯片20的長邊以使和沒有設(shè)置下層一側(cè)的半導(dǎo)體芯片10的芯片焊盤的短邊在上下重合。S卩，由半導(dǎo)體芯片的長邊和沒有設(shè)置焊盤的短邊組成的頂點在上層一側(cè)和下層一側(cè)的半導(dǎo)體芯片中上下重合，進(jìn)而，層疊成上層一側(cè)和下層一側(cè)的半導(dǎo)體芯片的長邊交叉。而且，上層一側(cè)的半導(dǎo)體芯片的短邊的長度是上層一側(cè)的半導(dǎo)體芯片的底面不和下層一側(cè)的半導(dǎo)體芯片的芯片焊盤接觸的長度。通過這樣疊層2個半導(dǎo)體芯片10、20，能夠?qū)⑽挥谙聦右粋?cè)上的半導(dǎo)體芯片的芯片焊盤設(shè)置成不用上層一側(cè)的半導(dǎo)體芯片覆蓋的構(gòu)造。因此，能夠縮小封裝的尺寸。而后，能夠用于確保對位于下層一側(cè)上的半導(dǎo)體芯片的導(dǎo)線焊接的空間。此外，設(shè)置于半導(dǎo)體芯片20的上面上的芯片焊盤20的排列例如相對設(shè)置在半導(dǎo)體芯片10上面的芯片焊盤11的排列配置成左右反轉(zhuǎn)。以下，將把焊盤的排列配置成左右反轉(zhuǎn)的情況稱為鏡狀排列。
在第二半導(dǎo)體芯片20上層疊第三半導(dǎo)體芯片30。第三半導(dǎo)體芯片30配置在第二半導(dǎo)體芯片20上以使沒有設(shè)置2個半導(dǎo)體芯片20、30的芯片焊盤的短邊和長邊組成的頂點在上下重合。由此，確保對第二半導(dǎo)體芯片20的芯片焊盤21的導(dǎo)線焊接的空間。而后，第三半導(dǎo)體芯片30的短邊W3面向和第一半導(dǎo)體芯片10的短邊Wl所在的方向相同的方向。因此，在半導(dǎo)體芯片10的芯片焊盤11的上部如進(jìn)行覆蓋那樣配置成半導(dǎo)體芯片30的底面。但是，在第一半導(dǎo)體芯片10和半導(dǎo)體芯片30之間因為隔著半導(dǎo)體芯片20，所以用于芯片焊盤11的導(dǎo)線焊接的厚度方向的空間用半導(dǎo)體芯片20的厚度來確保。g卩，半導(dǎo)體芯片20起到了間隔基的作用。而且，第三半導(dǎo)體芯片30的芯片焊盤31的排列例如和第一半導(dǎo)體芯片10的芯片焊盤11的排列相同。在第三半導(dǎo)體芯片30上設(shè)置第四半導(dǎo)體芯片40。第四半導(dǎo)體芯片40配置在第三半導(dǎo)體芯片30上以使由未設(shè)置芯片焊盤的短邊和長邊組成的頂點之間在上下重合。由此， 能夠確保針對第三半導(dǎo)體芯片30的芯片焊盤31的導(dǎo)線焊接的空間。而后，第二半導(dǎo)體芯片20的短邊W2和第四半導(dǎo)體芯片40的短邊W4所在的方向是同一方向。芯片焊盤21的導(dǎo)線焊接用的厚度方向的空間由半導(dǎo)體芯片30的厚度來確保。而且，第四半導(dǎo)體芯片40的芯片焊盤41的排列例如和第二半導(dǎo)體芯片20的芯片焊盤21的排列相同。此外，在上述中，疊層的多個半導(dǎo)體芯片包含有芯片焊盤的排列具有鏡狀排列的半導(dǎo)體芯片。但是，并不限于此，半導(dǎo)體芯片的芯片焊盤的排列也可以完全相同。 半導(dǎo)體芯片10 40例如當(dāng)是存儲器芯片的情況下，存儲器控制芯片90層疊在半導(dǎo)體芯片40上以使其底部不遮蓋芯片焊盤41。存儲器控制芯片90進(jìn)行存儲器芯片的控制。而且，存儲器控制芯片90也可以不配置在半導(dǎo)體芯片40上，可以另外配置在封裝襯底100上或者其他襯底上。在封裝襯底100上設(shè)置和芯片焊盤11 41連接的多個襯底焊盤101、102。多個襯底焊盤101例如配置在封裝襯底100上以使其和半導(dǎo)體芯片10、30的短邊 WU W3平行。芯片焊盤11、31用焊絲19、39和襯底焊盤101連接。芯片焊盤11、31當(dāng)分別具有同一功能的情況下，如圖2至5所示，對于1個襯底焊盤101，也可以連接2個半導(dǎo)體芯片10、30的芯片焊盤11、31。同樣，多個襯底焊盤102例如配置成和半導(dǎo)體芯片20、40的短邊W2、W4平行，用焊絲四、49分別連接芯片焊盤21、41。而后，半導(dǎo)體芯片20、40的芯片焊盤的排列當(dāng)為鏡狀排列的情況下，襯底焊盤102的排列也可以相對襯底焊盤101的排列進(jìn)行鏡狀配置。襯底焊盤101和襯底焊盤102用襯底配線(未圖示)連接分別對應(yīng)的焊盤之間， 進(jìn)而，還和外部端子(未圖示)連接。有關(guān)該襯底配線的配線布線以后說明。此外，在封裝襯底100上設(shè)置襯底控制焊盤110，用焊絲99和存儲器控制芯片90 連接。焊絲19 49、99例如是細(xì)Au絲等的導(dǎo)電線。如上所述，位于下層一側(cè)上的半導(dǎo)體芯片的長邊，和沒有設(shè)置位于上層一側(cè)的半導(dǎo)體芯片的芯片焊盤的短邊疊層成在上下重合。即，由半導(dǎo)體芯片的長邊和沒有設(shè)置焊盤的短邊組成的頂點之間在上層一側(cè)和下層一側(cè)的半導(dǎo)體芯片上在上下重合，進(jìn)而層疊為上層一側(cè)和下層一側(cè)的半導(dǎo)體芯片的長邊交叉。此外，將上層一側(cè)的半導(dǎo)體芯片的底面配置成不與下層一側(cè)的半導(dǎo)體芯片的芯片焊盤接觸。由此，在上層一側(cè)的半導(dǎo)體芯片上即使進(jìn)一步配置不同的半導(dǎo)體芯片，上層一側(cè)的半導(dǎo)體芯片也起到用于確保下層一側(cè)的半導(dǎo)體芯片的導(dǎo)線焊接的厚度方向的空間的間隔基的效果。因而，即使不使用間隔基，也能夠確保用于下層一側(cè)的半導(dǎo)體芯片的導(dǎo)線焊接的空間，能夠縮小封裝的厚度方向的尺寸。此外，由此，能夠疊層多個半導(dǎo)體芯片，能夠縮小封裝的尺寸。而且，在本實施例中雖然說明了 4層構(gòu)造的MCP，但沒有限定于該數(shù)量。此外，本實施方式也可以使用不同種類的半導(dǎo)體芯片。此外，多個半導(dǎo)體芯片能夠如上述那樣層疊，并且只要能夠確保用于導(dǎo)線焊接的面積，即使不是同一尺寸的半導(dǎo)體芯片也可以。(b)封裝襯底的配線布線如上所述，在封裝襯底表面以及表面的下層上形成用于連接多個襯底焊盤和外部端子的襯底配線。以下，說明封裝襯底的配線布線。而且，以下圖示的配線布線是模式化表示了配線的布線，不限定于圖示的構(gòu)造。此外，在此，將設(shè)置在半導(dǎo)體芯片以及封裝襯底上的焊盤數(shù)是8個的情況作為例子，對該配線布線進(jìn)行說明，但并不限定于該焊盤的個數(shù)。圖6以及圖7是在封裝襯底100上實施的配線布線的模式圖。封裝襯底100例如是TSOP用的襯底。如上所述，半導(dǎo)體芯片的多個芯片焊盤和封裝襯底的多個襯底焊盤用焊絲分別連接。襯底焊盤和芯片焊盤希望連結(jié)成導(dǎo)線焊接不復(fù)雜。因此，例如當(dāng)多個芯片焊盤的排列以鏡狀配置的情況下，和這些芯片焊盤連接的多個襯底焊盤的排列也配置成鏡狀。圖6表示將襯底焊盤10 10 !的排列相對襯底焊盤IOla IOlh的排列排列成鏡狀的情況下的配線布線。如圖6所示，在封裝襯底100上設(shè)置和多個半導(dǎo)體芯片連接的襯底焊盤IOla IOlhUO^i 102h。襯底焊盤IOla IOlhUO^i 102h例如配置成和設(shè)置有半導(dǎo)體芯片的焊盤的短邊平行。此外，將和存儲器控制芯片的控制焊盤連接的襯底控制焊盤110設(shè)置在封裝襯底100上。襯底焊盤IOla IOlh和襯底焊盤10 10 !用襯底配線105分別連接。襯底焊盤10 Ioa1用襯底配線107和用于與外部裝置(未圖示)連接用的引線部109a 109h分別連接。因此，襯底焊盤IOla IOlh經(jīng)由襯底焊盤10 102h和引線部109a 109h連接。此外，襯底控制焊盤110經(jīng)由襯底配線107分別和控制芯片用的引線部120連接。如圖6所示，襯底焊盤10 10 !的排列相對襯底焊盤IOla IOlh的排列成鏡狀地配置在封裝襯底100上。
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如果襯底焊盤IOla IOlh的排列、襯底焊盤10 10 的排列是同樣的順序， 則如只設(shè)置在封裝襯底表面上的襯底配線之間不接觸那樣地迂回配線的方式變得非常復(fù)雜。此外，為了該走線，封裝襯底的尺寸增大。因而，如本實施例所示，通過將芯片焊盤以及襯底焊盤的排列設(shè)置成鏡狀，能夠簡化用于連接分別對應(yīng)的襯底焊盤之間的配線布線。此外，以下說明芯片焊盤的排列在上層一側(cè)以及下層一側(cè)的芯片上相同的情況。 這種情況下，襯底焊盤IOia IOlh的排列和襯底焊盤10 Ioa1的排列也可以相同。圖7表示襯底焊盤10 10 !的排列和襯底焊盤IOla IOlh的排列相同時的配線布線。襯底焊盤IOla用設(shè)置在封裝襯底100表面上的襯底配線(實線)105和襯底焊盤 102a電氣連接。此外，在封裝襯底100內(nèi)形成通孔，在該通孔內(nèi)嵌入由導(dǎo)電材料組成的端子接頭部 108。用該端子接頭部108將設(shè)置在封裝襯底100背面上的襯底配線(虛線)106和設(shè)置在封裝襯底100表面上的襯底配線105連接。由此，襯底焊盤IOlb IOlh和襯底焊盤10 10 分別電氣連接。因而，通過用端子接頭部連接設(shè)置在封裝襯底的表面以及背面上的多個襯底配線，即使半導(dǎo)體芯片以及封裝襯底的焊盤的排列相同，也能夠簡化襯底配線的走線。如上所述，通過使用圖6以及圖7的配線布線，能夠簡化襯底配線的走線。(c)匯總通過上述的半導(dǎo)體芯片的疊層構(gòu)造以及封裝襯底的配線布線，即使不使用間隔基，也能夠確保下層一側(cè)的半導(dǎo)體芯片的導(dǎo)線焊接用的空間。進(jìn)而，因為能夠?qū)盈B多個半導(dǎo)體芯片，所以能夠縮小封裝的尺寸。此外，能夠簡化封裝襯底的襯底配線的走線。(2)第二種實施例在第一種實施例所示的MCP構(gòu)造中，設(shè)置有半導(dǎo)體芯片的焊盤的邊面向不同的2 個方向。因此，多個半導(dǎo)體芯片的焊絲偏向1個方向，擔(dān)心導(dǎo)線之間的短路。以下，說明能夠防止導(dǎo)線之間的短路的MCP。而且，對于和在第一種實施例中所示構(gòu)件相同的構(gòu)件，附加相同的符號，省略詳細(xì)的說明。(a)構(gòu)造用圖8至圖11說明本實施例的MCP。圖8表示本實施例的MCP構(gòu)造的側(cè)視圖。此外，圖9表示本實施例的平面圖。此外，圖10表示沿著圖9的X-X線的剖面圖，圖11表示沿著圖9的XI-XI線的剖面圖。第一半導(dǎo)體芯片10配置在封裝襯底100上。而后，第二半導(dǎo)體芯片20配置在半導(dǎo)體芯片10上以使由沒有設(shè)置第一以及第二半導(dǎo)體芯片10、20的芯片焊盤的短邊和長邊組成的頂點之間在上下重合，長邊之間上下交叉那樣。由此，確保用于芯片11的導(dǎo)線焊接的空間。第三半導(dǎo)體芯片30配置在半導(dǎo)體芯片20上以使設(shè)置有芯片焊盤31的短邊W3和設(shè)置有第二半導(dǎo)體芯片的焊盤21的短邊W2所在的方向朝向相反的方向。此外，半導(dǎo)體芯片30為了使其底面不和半導(dǎo)體芯片20的芯片焊盤21接觸，在短邊W3所在的方向上平行移動。由此，確保用于焊盤21的導(dǎo)線焊接的空間。第四半導(dǎo)體芯片40配置在半導(dǎo)體芯片30上以使設(shè)置有芯片焊盤41的短邊W4和設(shè)置有第一半導(dǎo)體芯片的焊盤11的短邊Wl所在的方向朝向相反的方向。此外，第四半導(dǎo)體芯片40配置成半導(dǎo)體芯片30的長邊和沒有設(shè)置芯片焊盤41的短邊在上下重合。芯片焊盤11 41的排列可以呈鏡狀排列，也可以是相同排列。當(dāng)焊盤排列成鏡狀的情況下，例如，芯片焊盤31、41的排列相對芯片焊盤11、21的排列配置成鏡狀。設(shè)置在封裝襯底100上的襯底焊盤101 104配置成包圍由多個半導(dǎo)體芯片組成的疊層體的周圍。襯底焊盤101和芯片焊盤11連接。襯底焊盤102和芯片焊盤21連接。而后，襯底焊盤103和芯片焊盤31連接，襯底焊盤104和芯片焊盤41連接。如上所述，通過配置半導(dǎo)體芯片10 40，能夠?qū)⒃O(shè)置有焊盤的短邊層疊成位于分別不同的4個方向。由此，對每個半導(dǎo)體芯片能夠在分別不同的方向上引出焊絲，能夠防止焊絲之間的短路。而且，在本實施例中，焊絲19 49只要分別在不同的4個方向上引出即可。艮口， 只要設(shè)置有芯片焊盤11 41的短邊Wl W4分別位于不同的方向上即可，只要由位于下層一側(cè)上的半導(dǎo)體芯片的長邊和位于上層一側(cè)的沒有設(shè)置半導(dǎo)體芯片的焊盤的短邊組成的頂點在上下重合，疊層為長邊之間在上下交叉，則半導(dǎo)體芯片10 40的短邊Wl W4的方向沒有限定。例如，可以是半導(dǎo)體芯片10的短邊Wl和半導(dǎo)體芯片30的短邊W3朝向相互相反的方向，半導(dǎo)體芯片20的短邊W2和半導(dǎo)體芯片40的短邊W4朝向相互相反的方向?qū)盈B的構(gòu)造。(b)封裝襯底的配線布線圖12至圖14是表示裝載圖8至圖11所示的MCP構(gòu)造的封裝襯底100的配線布線的模式圖。而且，雖然對將設(shè)置在半導(dǎo)體芯片以及封裝襯底上的焊盤的數(shù)量設(shè)置成8個的情況下的配線布線進(jìn)行說明，但其個數(shù)沒有限定。如上所述，設(shè)置有多個半導(dǎo)體芯片的芯片焊盤的短邊位于分別不同的4個方向。因此，如圖12所示，和這些芯片焊盤連接的襯底焊盤IOla 101h、102a 102h、 103a 103h、l(Ma 104h也位于封裝襯底100上的不同的4個方向上配置。襯底焊盤103a 103h、l(Ma 104h的排列例如相對襯底焊盤IOla 101h、 102a 102h的排列配置成鏡狀。而后，襯底焊盤IOla IOlh和襯底焊盤103a 103h用襯底配線105A連接。襯底焊盤10 102h和襯底焊盤10 104h用襯底配線105B連接。此外，如圖13所示，在比配置有襯底配線105A、105B的層更下層上設(shè)置襯底配線 105C。襯底配線105A用端子接頭部108a 108h和襯底配線105C和襯底配線105B連接。 由此，襯底焊盤IOla 101h、103a 103h經(jīng)由襯底焊盤10 102h和外部端子109a 109h連接。
而且，襯底配線105C也可以設(shè)置在封裝襯底100的背面上。此外，圖14是表示疊層的半導(dǎo)體芯片的芯片焊盤的排列在全部的芯片相同的情況下的配線布線的圖。如圖14所示，因為芯片焊盤的排列相同，所以襯底焊盤IOla 101h、102a 102hU03a 103hU04a 104h的排列也分別是相同的排列。設(shè)置在封裝襯底100表面上的襯底配線(實線)105或者設(shè)置在封裝襯底100背面上的襯底配線(虛線)106從襯底焊盤IOla 101h、102a 102h、103a 103h、104a 104h的各自中引出以便變成格子形的布線。多個端子接頭部108形成在封裝襯底100內(nèi)以便在X字上排列。經(jīng)由這些端子接頭部108將襯底配線105和襯底配線106連接。由此，襯底焊盤IOla 101h、103a 103h、104a 104h和襯底焊盤10 102 連接，進(jìn)而，和外部端子109a 109h連接。例如，襯底焊盤IOla用襯底表面的襯底配線 105和襯底焊盤103a連接。襯底焊盤10 用襯底配線105和襯底焊盤10 連接。而后， 襯底焊盤101a、103a經(jīng)由2個端子接頭部108和襯底背面的襯底配線106和襯底焊盤10 連接。因而，多個襯底焊盤即使配置成位于4個方向的情況下，也能夠簡化封裝襯底配線的走線。(c)應(yīng)用例子圖15是表示本實施例的應(yīng)用例子的側(cè)視圖。圖15是疊層8個半導(dǎo)體芯片，圖8至圖11所示的MCP是2組層疊的構(gòu)造。如圖15所示，將半導(dǎo)體芯片50進(jìn)一步層疊在半導(dǎo)體芯片40上。設(shè)置有半導(dǎo)體芯片50的芯片焊盤51的短邊W5位于和設(shè)置有半導(dǎo)體芯片40的芯片焊盤的邊W4所在的方向相反的方向上。而后，半導(dǎo)體芯片50在與短邊W5所在的方向平行地移動以使半導(dǎo)體芯片50的底面不和半導(dǎo)體芯片40的芯片焊盤41接觸。由此，確保用于導(dǎo)線焊接的空間。此外，該邊W5位于和設(shè)置有半導(dǎo)體芯片10的焊盤的邊Wl相同的方向上。此外，半導(dǎo)體芯片10的導(dǎo)線焊接用的厚度方向的空間在半導(dǎo)體芯片10和半導(dǎo)體芯片50之間因為隔著3個半導(dǎo)體芯片20 40，所以能夠充分地被確保。半導(dǎo)體芯片50的芯片焊盤51因為設(shè)置有該焊盤的短邊W5位于設(shè)置有半導(dǎo)體芯片10的焊盤的短邊Wl相同方向上，所以與襯底焊盤101連接。半導(dǎo)體芯片60 80順序?qū)盈B在半導(dǎo)體芯片50上以使其各自和半導(dǎo)體芯片20 40的配置相同。而后，半導(dǎo)體芯片60的芯片焊盤61與和芯片焊盤21相同的襯底焊盤102連接。 同樣，半導(dǎo)體芯片70的芯片焊盤71和芯片焊盤31連接，此外，半導(dǎo)體芯片80的芯片焊盤 81和芯片焊盤41、同樣的襯底焊盤連接。如上所述，也可以疊層4個及以上的半導(dǎo)體芯片。(d)變形例子在第二種實施例中對能夠防止導(dǎo)線之間的短路的MCP進(jìn)行了說明。在本變形例子中，除了上述的效果外，使用圖16至圖19說明能夠進(jìn)一步縮小封裝的尺寸的MCP。
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圖16是表示本變形例子的MCP的側(cè)視圖。圖17表示本變形例子的平面圖。此外， 圖18表示沿著圖17的XVIII-XVIII線的剖面圖，圖19表示沿著圖17的XIX-XIX線的剖面圖。而且，對于和上述一樣的構(gòu)件標(biāo)注相同的符號并省略詳細(xì)說明。在封裝襯底200上順序疊層半導(dǎo)體芯片10 40。此外，和第二種實施例一樣，設(shè)置有芯片焊盤的短邊Wl W4配置成朝向不同的4個方向。而后，芯片焊盤11和襯底焊盤201連接。此外，芯片焊盤21和襯底焊盤202連接。 此外，芯片焊盤31和襯底焊盤203連接，芯片焊盤41和襯底焊盤204連接。在本變形例子中，芯片焊盤21、31的排列例如配置成相對芯片焊盤11、41的排列成鏡狀。在這種情況下，安裝圖16至圖19所示的半導(dǎo)體芯片10 40的封裝襯底200的配線布線能夠適用圖12以及圖13所示的配線布線。因此，圖16至圖19所示的襯底焊盤202、203的排列成為和芯片焊盤21、31的排列相同的排列，相對和芯片焊盤11、41連接的襯底焊盤201、204的排列，配置成鏡狀。此時，圖16至圖19的襯底焊盤201以及襯底焊盤204的排列分別與圖12所示的襯底焊盤IOla IOlh以及襯底焊盤10 10 !對應(yīng)。同樣，襯底焊盤202以及襯底焊盤203的排列分別與圖12的襯底焊盤103a 10 以及襯底焊盤10 104h對應(yīng)。此外，圖16至圖19所示的半導(dǎo)體芯片20、30的芯片焊盤21、31的排列也可以和芯片焊盤11、41的排列相同。這種情況下，能夠適用圖14所示的配線布線，圖16至圖19 表示的襯底焊盤201的排列與圖14所示的襯底焊盤IOla IOlh對應(yīng)，襯底焊盤202的排列與襯底焊盤103a 10 對應(yīng)。此外，圖16至圖19所示的襯底焊盤203的排列與圖14 所示的襯底焊盤10 104h對應(yīng)，襯底焊盤204的排列與襯底焊盤10 10 !對應(yīng)。以下，使用圖20A至圖20C分階段說明本變形例子的構(gòu)造。如圖20A所示，第一半導(dǎo)體芯片10配置在封裝襯底200上。為了使由半導(dǎo)體芯片的長邊和沒有設(shè)置焊盤的短邊組成的頂點在上層一側(cè)和下層一側(cè)的半導(dǎo)體芯片上在上下重合疊層第二半導(dǎo)體芯片20。而后，確保用于芯片焊盤11的導(dǎo)線焊接的空間。如圖20B所示，第三半導(dǎo)體芯片30層疊在半導(dǎo)體芯片20上以便設(shè)置有半導(dǎo)體芯片30的焊盤31的短邊W3和半導(dǎo)體芯片20的長邊在上下重合。而后，將和半導(dǎo)體芯片30 的短邊W3相對的短邊配置成和半導(dǎo)體芯片10的短邊Wl位于相同的方向上。因此，雖然半導(dǎo)體芯片30的底面位于芯片焊盤11的上部，但半導(dǎo)體芯片10的焊盤11的導(dǎo)線焊接用的厚度方向的空間由半導(dǎo)體芯片20的厚度確保。如圖20C所示，為了使設(shè)置有半導(dǎo)體芯片40的芯片焊盤的短邊W4和半導(dǎo)體芯片 30的長邊在上下重合，半導(dǎo)體芯片40層疊在半導(dǎo)體芯片30上。而后，將和半導(dǎo)體芯片40 的短邊W4相對的短邊配置成和半導(dǎo)體芯片20的短邊W2位于相同的方向上。此時，半導(dǎo)體芯片20的焊盤21的導(dǎo)線焊接用的厚度方向的空間用半導(dǎo)體芯片30 的厚度確保。由此，如上所述，通過疊層多個半導(dǎo)體芯片，能夠防止焊絲之間的短路，能夠進(jìn)一步縮小封裝的尺寸。(D)第二種實施方式
在第一種實施方式中，說明了沿著一條短邊設(shè)置多個焊盤的半導(dǎo)體芯片的MCP構(gòu)造。芯片焊盤并不限于沿著1條短邊設(shè)置，還存在沿著2條短邊設(shè)置的半導(dǎo)體芯片。在本實施方式中，說明沿著2條短邊設(shè)置了焊盤的半導(dǎo)體芯片的MCP構(gòu)造。而且，對于和第一種實施方式相同的構(gòu)件，標(biāo)注相同符號并省略詳細(xì)說明。(a)構(gòu)造使用圖21至圖M說明本實施方式的MCP的構(gòu)造。圖21是表示本實施方式的MCP構(gòu)造的側(cè)視圖。圖22是表示本實施方式的構(gòu)造的平面圖。此外，圖23是沿著圖22的XXIII-XXIII線的剖面圖，圖M是沿著圖22的 XXIV-XXIV線的剖面圖。如圖21至圖M所示，在封裝襯底300上例如層疊有8個半導(dǎo)體芯片10 80。這些半導(dǎo)體芯片10 80例如是存儲器芯片。第一種半導(dǎo)體芯片10配置在封裝襯底300上。在半導(dǎo)體芯片10上面設(shè)置多個芯片焊盤11、12。在這些芯片焊盤中，芯片焊盤11沿著半導(dǎo)體芯片的短邊WlA設(shè)置。此外，芯片焊盤12沿著短邊WlB設(shè)置。g卩，半導(dǎo)體芯片10沿著2條短邊設(shè)置有芯片焊盤11、12。芯片焊盤12的排列例如相對芯片焊盤11的排列以鏡狀排列。在第一半導(dǎo)體芯片10上層疊第二半導(dǎo)體芯片20。第二半導(dǎo)體芯片20沿著短邊W2A設(shè)置芯片焊盤21，沿著短邊W2B設(shè)置芯片焊盤 22。第二半導(dǎo)體芯片20配置在2條短邊W1A、W1B之間層疊以使半導(dǎo)體芯片20的長邊和第一半導(dǎo)體芯片10的長邊交叉，半導(dǎo)體芯片20和第一半導(dǎo)體芯片10的芯片焊盤11、12 不接觸。此時，為了確保位于下層一側(cè)上的半導(dǎo)體芯片的導(dǎo)線焊接的空間，位于上層一側(cè)的半導(dǎo)體芯片的短邊的長度是設(shè)定成比下層一側(cè)的半導(dǎo)體芯片的長邊短，和下層一側(cè)的半導(dǎo)體芯片的芯片焊盤不重合的長度。此外，芯片焊盤21的排列例如變成和芯片焊盤11的排列相同的排列。此外，芯片焊盤22的排列例如相對芯片焊盤21的排列以鏡狀排列。在第二半導(dǎo)體芯片20上層疊第三半導(dǎo)體芯片30。層疊第三半導(dǎo)體芯片30以使半導(dǎo)體芯片30的長邊和第二半導(dǎo)體芯片20的長邊交叉。此外，第三半導(dǎo)體芯片30沿著短邊W3設(shè)置芯片焊盤31，沿著短邊W!3B設(shè)置芯片焊盤32。芯片焊盤31、32的排列排列成分別和芯片焊盤11、12的排列相同。此時，第三半導(dǎo)體芯片30雖然位于設(shè)置有第一半導(dǎo)體芯片10的芯片焊盤的短邊 W1A、WlB的上部，但半導(dǎo)體芯片10的厚度方向的導(dǎo)線焊接的空間用第二半導(dǎo)體芯片20的
厚度確保。第四至第8半導(dǎo)體芯片40 80和第一至第三半導(dǎo)體芯片一樣，交替層疊成各自的長邊在上下重疊。在半導(dǎo)體芯片80上配置存儲器控制芯片90。
半導(dǎo)體芯片50 80的芯片焊盤51 81的排列和半導(dǎo)體芯片10的芯片焊盤11 的排列相同。此外，半導(dǎo)體芯片50 80的芯片焊盤52 82的排列和半導(dǎo)體芯片10的芯片焊盤12的排列相同，例如成為鏡狀排列。而后，芯片焊盤11、31、51、71和封裝襯底300上的襯底焊盤301A連接，芯片焊盤 12、32、52、72和封裝襯底300上的襯底焊盤301B連接。此外，芯片焊盤21、41、61、81和封裝襯底300上的襯底焊盤302A連接，芯片焊盤 22、42、62、82和封裝襯底300上的襯底焊盤302B連接。圖21至圖M所示的疊層后的半導(dǎo)體芯片10 80的芯片焊盤12 82例如當(dāng)相對芯片焊盤11 81排列成鏡狀的情況下，封裝襯底300的配線布線能夠適用圖12以及圖 13所示的配線布線。此時，圖21至圖M所示的襯底焊盤301B、302B的排列變成和芯片焊盤12 82的配線相同的排列，相對襯底焊盤301A、302A的排列配置成鏡狀。此時，圖21至圖M的襯底焊盤302A以及襯底焊盤30IA的排列分別與圖12所示的襯底焊盤IOla IOlh以及襯底焊盤10 10 !對應(yīng)。同樣地，襯底焊盤301B以及襯底焊盤302B的排列分別與圖12的襯底焊盤103a 10 以及襯底焊盤10 104h對應(yīng)。此外，圖21至圖M所示的半導(dǎo)體芯片10 80的芯片焊盤的排列也可以成為完全相同的排列。這種情況下，圖21至圖M所示的襯底焊盤302A的排列與圖14所示的襯底焊盤IOla IOlh對應(yīng)，襯底焊盤301B的排列與襯底焊盤103a 103對應(yīng)。此外，圖21 至圖M所示的襯底焊盤302B的排列與圖14所示的襯底焊盤10 104h對應(yīng)，襯底焊盤 30IA的排列與襯底焊盤10 10 !對應(yīng)。如上所述，當(dāng)沿著半導(dǎo)體芯片的2條短邊設(shè)置焊盤的情況下，層疊成位于下層一側(cè)的半導(dǎo)體芯片的長邊和位于上層一側(cè)的半導(dǎo)體芯片的長邊交叉。此外，上層一側(cè)的半導(dǎo)體芯片配置在下側(cè)一側(cè)的半導(dǎo)體芯片的2條短邊之間層疊。由此，在上層一側(cè)的半導(dǎo)體芯片上即使進(jìn)一步層疊不同的半導(dǎo)體芯片，上層一側(cè)的半導(dǎo)體芯片也能夠起到用于確保下層一側(cè)的半導(dǎo)體芯片的導(dǎo)線焊接的厚度方向的間隙的間隔基效果。因此，即使不使用間隔基，也能夠確保用于下層一側(cè)的半導(dǎo)體芯片的導(dǎo)線焊接的空間。因而，即使不使用間隔基，也能夠確保下層一側(cè)的半導(dǎo)體芯片的導(dǎo)線焊接的空間， 縮小MCP厚度方向的大小。進(jìn)而，能夠簡化封裝襯底的襯底配線的走線。而且，本實施方式可以使用不同種類的半導(dǎo)體芯片。此外，多個半導(dǎo)體芯片能夠如上述那樣層疊，并且，如果是能夠確保用于導(dǎo)線焊接的面積，則不是同一尺寸的半導(dǎo)體芯片也可以。(E)第三種實施方式在第一以及第二種實施方式中，說明了焊盤沿著短邊設(shè)置的半導(dǎo)體芯片的MCP構(gòu)造。但是，焊盤并不限于沿著芯片的短邊設(shè)置，也可以沿著圖1所示的半導(dǎo)體芯片1上面的長邊L進(jìn)行設(shè)置。因而，在本實施方式中，說明沿著1條長邊設(shè)置焊盤的半導(dǎo)體芯片的MCP構(gòu)造。
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使用圖25至圖觀說明本實施方式的MCP構(gòu)造。而且，與第一以及第二實施方式相同的構(gòu)件標(biāo)注同一符號并省略詳細(xì)的說明。圖25是本實施方式的側(cè)視圖。此外，圖沈表示本實施方式的平面圖。圖27是沿著圖沈的XXVII-XXVII線的剖面圖，圖28是沿著圖沈的XXVIII-XXVIII線的剖面圖。在半導(dǎo)體芯片IOA 80A、IOB 80B上面沿著1條長邊LlA L8A、L1B L8B分別設(shè)置多個焊盤IlA 81A、IlB 81B。而后，這些芯片IOA 80A、IOB 80B在封裝襯底
400上層疊。半導(dǎo)體芯片IOA以及半導(dǎo)體芯片IOB配置在封裝襯底100上。半導(dǎo)體芯片IOA和半導(dǎo)體芯片IOB并排配置在封裝襯底400上以使和設(shè)置有芯片焊盤1IA的邊LlA相對的邊及和設(shè)置有芯片焊盤IlB的邊LlB相對的邊，S卩，未設(shè)置焊盤的長邊之間接觸。此外，芯片焊盤IlB的焊盤的排列相對芯片焊盤IlA的排列例如呈鏡狀地排列。半導(dǎo)體芯片20A以及半導(dǎo)體芯片20B層疊在半導(dǎo)體芯片10AU0B上。半導(dǎo)體芯片20A和半導(dǎo)體芯片20B和半導(dǎo)體芯片10A、IOB —樣，為了使未設(shè)置焊盤的長邊之間接觸并排配置。而后，半導(dǎo)體芯片20A、20B排列在半導(dǎo)體芯片10A、IOB上層疊以使半導(dǎo)體芯片 20A、20B的短邊和半導(dǎo)體芯片10AU0B的短邊在上下交叉。此時，半導(dǎo)體芯片10AU0B的焊盤IlAUlB必須用于確保能夠用于導(dǎo)線焊接的面積。因此，在本實施方式中，為了確保用于成為下層一側(cè)的半導(dǎo)體芯片的導(dǎo)線焊接的面積，下層一側(cè)的半導(dǎo)體芯片的短邊的長度必須比上層一側(cè)的半導(dǎo)體芯片的長邊的一半的長度還長。半導(dǎo)體芯片20A的芯片焊盤21A的排列成為和半導(dǎo)體芯片IOA的芯片焊盤IlA的排列相同的排列。此外，半導(dǎo)體芯片20B的芯片焊盤21B的排列相對半導(dǎo)體芯片20A的芯片焊盤21A的排列呈鏡狀地排列。進(jìn)而，在半導(dǎo)體芯片20A、20B上層疊半導(dǎo)體芯片30A、30B。為了使未設(shè)置焊盤的長邊之間接觸而并排配置半導(dǎo)體芯片30A、30B。此外，為了使半導(dǎo)體芯片30A、30B的短邊和半導(dǎo)體芯片20A、20B的短邊上下交叉，在半導(dǎo)體芯片20A、20B上層疊半導(dǎo)體芯片30A、30B。而后，第四至第8半導(dǎo)體芯片40A 80A、40B 80B和半導(dǎo)體芯片IOA 30A、 IOB 30B —樣，并排配置成未設(shè)置2個半導(dǎo)體芯片的焊盤的長邊之間接觸，上層一側(cè)的半導(dǎo)體芯片的短邊如和下層一側(cè)的半導(dǎo)體芯片的短邊在上下交叉那樣交替層疊。芯片焊盤11A、31A、51A、71A和焊盤襯底400上的襯底焊盤401A連接，芯片焊盤 11B、31B、51B、71B和封裝襯底400上的襯底焊盤401B連接。此外，芯片焊盤21A、41A、61A、81A和封裝襯底400上的襯底焊盤402A連接，芯片焊盤21B、41B、61B、81B和封裝襯底400上的襯底焊盤402B連接。如上所述，當(dāng)使用芯片焊盤的排列成為鏡狀的半導(dǎo)體芯片的情況下，封裝襯底300 的配線布線能夠適用圖12以及圖13所示的配線布線。此時，圖25至圖觀所示的襯底焊盤 401B、402B的排列和芯片焊盤11B、21B的排列是相同的排列，相對襯底焊盤401A、402A的排列，呈鏡狀地配置。而且，圖25至圖28的襯底焊盤401A以及襯底焊盤402A的排列與圖12 所示的襯底焊盤10 10 !以及襯底焊盤IOla IOlh分別對應(yīng)。同樣，襯底焊盤401B以及襯底焊盤402B的排列與圖12的襯底焊盤103a 10 以及襯底焊盤10 104h分
別對應(yīng)。此外，圖25以及圖28所示的半導(dǎo)體芯片IOA 80A、10B 80B的芯片焊盤的排列也可以變成完全相同的排列。在這種情況下，圖25至圖28所示的襯底焊盤402A的排列與圖14所示的襯底焊盤IOla IOlh對應(yīng)，襯底焊盤401B的排列與襯底焊盤103a 10 對應(yīng)。此外，圖25至圖28所示的襯底焊盤402B的排列與圖14所示的襯底焊盤10 104h對應(yīng)，襯底焊盤401A的排列與襯底焊盤10 10 !對應(yīng)。如上所述，當(dāng)沿著半導(dǎo)體芯片的1條長邊設(shè)置焊盤的情況下，配置在下層一側(cè)上的2個半導(dǎo)體芯片為了使未設(shè)置有焊盤的長邊之間接觸而并排配置。而后，配置在上層一側(cè)上的2個半導(dǎo)體芯片為了使未設(shè)置焊盤的長邊之間接觸，上層一側(cè)的半導(dǎo)體芯片的短邊、下層一側(cè)的半導(dǎo)體芯片的短邊在上下交叉，在下層一側(cè)的2個半導(dǎo)體芯片上并排層疊。因此，如本實施方式所示，能夠用8個半導(dǎo)體芯片的厚度層疊16個半導(dǎo)體芯片。 即，MCP的厚度如變成在該MCP中使用的半導(dǎo)體芯片的厚度的和的一半那樣，能夠封裝多個半導(dǎo)體芯片。由此，在上層一側(cè)的半導(dǎo)體芯片上即使進(jìn)一步配置不同的半導(dǎo)體芯片，上層一側(cè)的半導(dǎo)體芯片也能夠起到用于確保下層一側(cè)的半導(dǎo)體芯片的導(dǎo)線焊接的厚度方向的空間的間隔基的作用。因而，即使不使用間隔基，也能夠確保用于下層一側(cè)的半導(dǎo)體芯片的導(dǎo)線焊接的空間，能夠縮小封裝的厚度方向的尺寸。進(jìn)而，能夠簡化封裝襯底的襯底配線的走線。而且，本實施方式可以使用不同種類的半導(dǎo)體芯片。此外，多個半導(dǎo)體芯片能夠如上所述那樣層疊，并且，如果能夠確保用于導(dǎo)線焊接的面積，則不是同一尺寸的半導(dǎo)體芯片也可以。3.適用例子圖四是表示本發(fā)明的例子的適用例子的存儲卡的圖。在存儲卡3內(nèi)安裝具有多個半導(dǎo)體芯片構(gòu)成的MCP2。多個半導(dǎo)體芯片例如是由閃存組成的存儲芯片。而后，這些存儲芯片以第一至第三實施方式所示的某一構(gòu)造層疊，用絕緣性封裝密封。存儲卡3例如在數(shù)字照相機、手機、音頻機器等中使用。如上所述，本發(fā)明的例子的MCP能夠加大存儲卡的存儲容量，并且能夠減小卡的尺寸。2.其他本發(fā)明的例子能夠使多芯片封裝裝置小型化以及輕量化，此外，能夠簡化封裝裝置內(nèi)的接線。本發(fā)明的例子能夠減小多芯片封裝的制造成本。本發(fā)明的例子并不限于上述的實施方式，在不脫離其主要內(nèi)容的范圍中，能夠變形各構(gòu)成要素并具體化。此外，通過在上述的實施方式中公開的多個構(gòu)成要素的適宜的組合能夠構(gòu)成各種發(fā)明。例如，可以從在上述實施方式中公開的全構(gòu)成要素中刪除幾個構(gòu)成要素，也可以適宜地組合不同的實施方式的構(gòu)成要素。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，包括 封裝襯底；以及第一半導(dǎo)體芯片至第四半導(dǎo)體芯片，具有長方形的上表面，依次層疊在上述封裝襯底上，上述第一半導(dǎo)體芯片和上述第三半導(dǎo)體芯片分別具有僅沿一個短邊設(shè)置的多個第一焊盤和多個第三焊盤，上述第二半導(dǎo)體芯片和上述第四半導(dǎo)體芯片分別具有僅沿一個短邊設(shè)置的多個第二焊盤和多個第四焊盤，以使由上述第二半導(dǎo)體芯片以及上述第四半導(dǎo)體芯片的長邊和未設(shè)置上述多個第二焊盤的短邊形成的頂點與由上述第一半導(dǎo)體芯片以及上述第三半導(dǎo)體芯片的長邊和未設(shè)置上述多個第一焊盤的短邊形成的頂點上下重合、且使上述第一半導(dǎo)體芯片以及上述第三半導(dǎo)體芯片的長邊與上述第二半導(dǎo)體芯片以及上述第四半導(dǎo)體芯片的長邊交叉的方式進(jìn)行層疊，以覆蓋上述第一半導(dǎo)體芯片的上述第一焊盤的方式在上述第二半導(dǎo)體芯片上層疊上述第三半導(dǎo)體芯片，以覆蓋上述第二半導(dǎo)體芯片的上述第二焊盤的方式在上述第三半導(dǎo)體芯片上層疊上述第四半導(dǎo)體芯片，上述第三焊盤配置成與上述第一焊盤成為鏡面狀， 上述第四焊盤配置成與上述第二焊盤成為鏡面狀。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，上述封裝襯底具有多個第一襯底焊盤至第四襯底焊盤，上述第一襯底焊盤至上述第四襯底焊盤以分別與第一焊盤至第四焊盤對應(yīng)的方式進(jìn)行配置。
3.一種存儲卡，其特征在于具有權(quán)利要求1或2所述的半導(dǎo)體裝置。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置和具有該半導(dǎo)體裝置的存儲卡，半導(dǎo)體裝置包括封裝襯底；第一至第四半導(dǎo)體芯片，具有長方形的上表面，依次層疊在封裝襯底上，第一和第三半導(dǎo)體芯片分別具有僅沿一個短邊設(shè)置的多個第一和第三焊盤，第二和第四半導(dǎo)體芯片分別具有僅沿一個短邊設(shè)置的多個第二和第四焊盤，使由第二以及第四半導(dǎo)體芯片的長邊和未設(shè)置多個第二焊盤的短邊形成的頂點與由第一以及第三半導(dǎo)體芯片的長邊和未設(shè)置多個第一焊盤的短邊形成的頂點上下重合、且使第一以及第三半導(dǎo)體芯片的長邊與第二以及第四半導(dǎo)體芯片的長邊交叉地重疊，覆蓋第一焊盤地在第二半導(dǎo)體芯片上層疊第三半導(dǎo)體芯片，覆蓋第二焊盤地在第三半導(dǎo)體芯片上層疊第四半導(dǎo)體芯片。
文檔編號H01L25/065GK102231375SQ20111015955
公開日2011年11月2日 申請日期2007年12月27日 優(yōu)先權(quán)日2006年12月27日
發(fā)明者伊東干彥, 兒玉親亮 申請人:株式會社東芝