三維半導體存儲器結(jié)構(gòu)及相應的方法與裝置的制造方法
【專利摘要】本發(fā)明提供了一種3D半導體存儲器中的LC模塊的布局設計配置，其避免大的段差高度。此布局設計配置建立絕緣/導電層對，其中鄰近的對在高度上的差異不超過兩個絕緣/導電層對的厚度。
【專利說明】
H維半導體存儲器結(jié)構(gòu)及相應的方法與裝置
技術(shù)領(lǐng)域
[0001] 本發(fā)明通常是有關(guān)于半導體裝置，且特別是有關(guān)于H維內(nèi)存模塊的形成。
【背景技術(shù)】
[0002] 隨著半導體存儲器的密度增加，二維結(jié)構(gòu)不再能符合特定需求。因此，雖然制造 H 維存儲器的工藝有其特有的問題，但H維存儲器變成越來越已知及重要。一種建立H個維 度中的存儲器結(jié)構(gòu)的方法，涉及到形成配置在階梯式結(jié)構(gòu)的水平層中的存儲器元件，然后 通過連接此些層至一個具有配置在接觸開口中的垂直導電元件的控制層，來提供接達至此 些層的導電表面層級。階梯式結(jié)構(gòu)可通過事先安裝絕緣及導電材料的交替層而形成。接著， 連續(xù)的掩模/曝光/刻蝕步驟可利用在刻蝕步驟之間漸進式地被剝蝕光刻膠而被執(zhí)行。執(zhí) 行單一地增加深度的刻蝕，建立階梯式結(jié)構(gòu)的多個步驟。當刻蝕步驟的數(shù)目大時，送個方法 形成在半導體結(jié)構(gòu)中的鄰近表面的層級之間的大的不連續(xù)性（discontinuity)。送些大的 不連續(xù)性可使關(guān)鍵尺寸被影響，因而降低一接觸圖案化覆蓋容限（margin)及產(chǎn)生一不必 要的蝕穿（etch-throu曲）的議題。
[0003] 因此，需要一種與現(xiàn)有技術(shù)不同的半導體結(jié)構(gòu)及方法，使鄰近的導電表面層級之 間不會產(chǎn)生大的不連續(xù)性的多層半導體結(jié)構(gòu)。對于層數(shù)越多層的工藝而言，其需求更迫切。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明通過提供一種包括多個LC模塊的H維半導體存儲器結(jié)構(gòu)來處理送些及其 他需求，送些模塊包括數(shù)個接觸墊及數(shù)個供接觸墊用的逐層開口部。此些LC模塊被配置在 多個層級（level)上，每個層級是由一個或多個對的導電材料及絕緣材料（OP層對）交替 層所形成，其中在鄰近層級的表面之間的一高度差異不超過兩個OP層對的一厚度。
[0005] 于此所掲露的本發(fā)明的特定實施例包括8個或更少的LC模塊。本發(fā)明的其他例 子包括8個LC模塊W上。LC模塊可指定為奇數(shù)或偶數(shù)，零編號的LC模塊指定成為偶數(shù)。
[0006] 依據(jù)一例子，在連續(xù)編號的LC模塊的表面之間的一高度差異為一個OP層對的一 厚度。
[0007] 依據(jù)一例子，零編號的LC模塊的表面是最高表面層級，而最高編號的LC模塊的表 面是最低表面層級。在一個例子中，奇數(shù)表面或表面層級并列地被聚集，而偶數(shù)表面或表 面層級并列地被聚集，W能使具有最高的奇數(shù)的表面或表面層級鄰近具有最高的偶數(shù)的層 級。
[0008] 本發(fā)明的一實施樣態(tài)包括一種形成供一H維半導體存儲器用的一集合的LC模塊 的方法。此方法的一個實施例包括提供一個半導體堆疊于一基板上，此堆疊包括一厚絕緣 層，其厚絕緣層上形成交替導電/絕緣材料層對（OP層對）。在一個實施例中，此方法定義 多個刻蝕位置。在半導體堆疊上執(zhí)行一序列的刻蝕W建立多個不同的表面或表面層級（于 刻蝕位置），W使沒有鄰近的表面或表面層級在高度上差異了兩個OP層對的一厚度W上。
[0009] 在一個例子中，此方法適合于建立對應于一些刻蝕位置（等于2的乘幕）的LC模 塊。此方法的實施例可建立任何偶數(shù)的刻蝕位置，或可建立任何奇數(shù)的刻蝕位置。
[0010] 雖然為了語法的流暢性與功能性的解釋，已經(jīng)或?qū)⒄f明此裝置及方法，但我們明 確地理解到權(quán)利要求（除非W其他方式表示）不應當被解釋為W任何方式受限于"手段" 或"步驟"限制的構(gòu)造，但在等效設計的司法原則之下，將是符合由權(quán)利要求所提供的意 思的完全范疇及定義的等效設計。
[0011] 于此所說明或參考的任何特征或特征的組合，包括在本發(fā)明的范疇之內(nèi)，只要包 括在任何送種組合的特征并未與將從上下文、送個說明書與本領(lǐng)域技術(shù)人員的知識可清楚 理解到的相互不一致的話。此外，說明或參考的任何特征或特征的組合，可W從本發(fā)明的任 何實施例中明確排除在外。為了總結(jié)本發(fā)明的目的，說明或參考本發(fā)明的某些實施樣態(tài)、優(yōu) 點及嶄新的特征。當然，我們應理解到，在本發(fā)明的任何特定實施例中，不需要具體化所有 送種實施樣態(tài)、優(yōu)點或特征。本發(fā)明的額外優(yōu)點及實施樣態(tài)，在W下詳細說明及隨后的權(quán)利 要求中是顯而易見的。
【附圖說明】
[0012] 圖1為由交替絕緣/導電層（OP層對）所組成的一種現(xiàn)有技術(shù)的H維半導體存儲 裝置的一部分的剖面圖；
[0013] 圖2為顯示一在鄰近的OP層對的層級之間的大差異的圖1的現(xiàn)有技術(shù)結(jié)構(gòu)的一 部分的詳細視圖；
[0014] 圖2A為依據(jù)現(xiàn)有技術(shù)的在處理W準備接觸開口的形成之后的圖2的結(jié)構(gòu)的示意 圖；
[0015] 圖2B顯示在接觸開口的形成之后的圖2A的現(xiàn)有技術(shù)結(jié)構(gòu)；
[0016] 圖2C為顯示接觸墊及供接觸墊用的逐層開口部的一 LC模塊的一詳細示意圖；
[0017] 圖3為八個OP層對的一未處理的半導體堆疊 W及一第一刻蝕步驟的詳載的剖面 圖；
[0018] 圖4顯示被應用至圖3的結(jié)構(gòu)的第一刻蝕步驟的一結(jié)果，并包括一第二刻蝕步驟 的詳載；
[0019] 圖5為被應用至圖4的結(jié)構(gòu)的第二刻蝕步驟的一結(jié)果呈現(xiàn)，更進一步指示一第H 刻蝕步驟；
[0020] 圖6為八個OP層對的一未處理的半導體堆疊 W及與圖3中所載明的不同的一第 一刻蝕步驟的詳載的剖面圖；
[0021] 圖7顯示被應用至圖6的結(jié)構(gòu)的第一刻蝕步驟的一效果，并載明一第二刻蝕步 驟；
[0022] 圖8顯示第二刻蝕步驟的一結(jié)果并指示待被應用至圖7結(jié)構(gòu)的一第H刻蝕步驟；
[0023] 圖9說明在應用第H刻蝕步驟之后的圖8的結(jié)構(gòu)的一外觀，藉W說明在鄰近層級 之間的一最大差異為兩個OP層對的一厚度；
[0024] 圖10為說明用W形成具有八個OP層對的圖9的結(jié)構(gòu)的一掩模/曝光/刻蝕工藝 的一實施例的流程圖；
[00巧]圖11為說明用W形成具有一任意數(shù)的OP層對的H維存儲器結(jié)構(gòu)的一般的掩模/ 曝光/刻蝕工藝的一實施例的流程圖；
[0026] 圖IlA為顯示在圖11的實施例中的一步驟的細節(jié)的流程圖；
[0027] 圖12為依據(jù)第11及IlA圖的實施例的十個OP層對的一未處理的半導體堆疊 W 及一第一刻蝕步驟的詳載的剖面圖；
[0028] 圖13顯示第一刻蝕步驟的一結(jié)果并指示待被應用至圖12的結(jié)構(gòu)的一第二刻蝕步 驟；
[0029] 圖14為第二刻蝕步驟的一結(jié)果W及關(guān)于待被應用至圖13的結(jié)構(gòu)的一第H刻蝕步 驟的一規(guī)定的剖面圖；
[0030] 圖15為被應用至圖14的結(jié)構(gòu)的第H刻蝕步驟的一效果的表現(xiàn)，藉W顯示一特定 第四刻蝕步驟；
[0031] 圖16顯示將第四刻蝕步驟應用至圖15的結(jié)構(gòu)的一結(jié)果，藉W顯示在鄰近層級之 間的最大的層級差異為兩個OP層級對的一厚度；
[0032] 圖17說明具有11個OP層對的一半導體堆疊并載明一第一刻蝕步驟；
[0033] 圖18顯示第一刻蝕步驟的結(jié)果并說明待被應用至圖17的結(jié)構(gòu)的一第二刻蝕步 驟；
[0034] 圖19顯示對于圖17的結(jié)構(gòu)應用前兩個刻蝕步驟的效果并載明一第H刻蝕步驟；
[0035] 圖20說明第H刻蝕步驟的結(jié)果并指示待被應用至圖19的結(jié)構(gòu)的一第四刻蝕步 驟；及
[0036] 圖21顯示針對圖20的結(jié)構(gòu)執(zhí)行的第四刻蝕步驟的一最后結(jié)果，藉W說明在鄰近 層級之間的一最大差異為兩個OP層對的一厚度。
[0037] 【符號說明】
[003引 L(O)至 L (7);層級
[0039] CO(O)至 CO (7);接觸開口
[0040] P(0)、P(2)、P(3)、P(4);位置
[0041] 邸（1)、邸似、邸(4)、邸做；刻蝕深度
[0042] LC (0)至 LC (7) ; LC 模塊
[004引 100 ;階梯式結(jié)構(gòu)
[0044] 102 ;基板
[004引 110;部分
[0046] 115 ;氧化物層/基底層/絕緣材料
[0047] 120、121 ;絕緣材料/絕緣層/氧化物層
[004引 122 ;上部邊界
[0049] 125 ;導電（多晶娃）層/導電材料
[0050] 130 =OP 層對
[0051] 135、145 ;軟性著陸墊
[0052] 140;寬度
[0053] 150 ;錐度
[0054] 151 ;錐狀表面
[00巧]155 ;刻蝕后關(guān)鍵尺寸巧CD) /寬度 [0056] 160 :堆疊
[0057] 165 ;氮化娃（SiN) /SiN 材料 /SiN 層
[0058] 166 ;停止層
[005引 167 ;間隙壁/間隙壁材料
[0060] 170; LC 氧化膜
[0061] 175;C0SiN 薄膜
[006引 180; CO氧化膜
[0063] 200、600 ;掩模
[0064] 205、215、225、305、315、325 ;開口部
[006引 210 ;第二掩模
[006引 220 ;第H掩模
[0067] 300、310、320 ;配置
[0068] 400、410、415、420、500、505、510、515、520、522、525、530 ;步驟
[0069] 605、615、625、635 ;虛線矩形
[0070] 610、620、630 ;掩模配置
【具體實施方式】
[0071] 本發(fā)明的例子現(xiàn)在將說明并顯示于附圖中，本發(fā)明的實例在某些實施例中是按照 一定比例被解釋，而在其他實施例中，對每個實例而言則否。在某些實施樣態(tài)中，在附圖及 說明中的類似或相同的參考標號的使用表示相同，類似或相似的組件及/或元件，而依據(jù) 其他實施例，相同的使用則否。依據(jù)某些實施例，方向用語的使用，例如，頂端、底部、左、右、 向上、向下、在上面、在上方、在下面、在下方、后及前是照字面意義地被解釋，而在其他實施 例中，相同的使用則否。本發(fā)明可與傳統(tǒng)上使用于現(xiàn)有技術(shù)中的各種集成電路制造及其他 技術(shù)相關(guān)聯(lián)而被實行，且于此包括僅如此多的通常實行的工藝步驟，如必須提供本發(fā)明的 理解。本發(fā)明一般在半導體裝置及工藝的領(lǐng)域中具有適用性。然而，對于說明的目的而言， 下述的說明關(guān)于H維半導體存儲裝置及制造的相關(guān)方法。
[0072] 更特別是參見附圖，圖1 W剖面顯示一種現(xiàn)有技術(shù)的H維半導體存儲裝置的一部 分，特別是，一種包括接觸墊及供接觸墊（LC模塊）用的逐層開口部的集合的結(jié)構(gòu)100。
[0073] 所顯示的結(jié)構(gòu)100的一部分110的細節(jié)顯示于圖2中，圖2中的一基板102由譬如 來自元素周期表的IVA族的材料的原子所組成。錯及娃為典型的例子?？尚纬梢换讓拥?絕緣材料（例如，氧化物）115的一相當厚的層，可被沉積在基板102上，W及導電材料125 及絕緣材料120的一種階梯式的交替層可形成于氧化物層115上。導電層125可由任何適 當?shù)膶щ姴牧希ㄆ┤缍嗑蓿┧M成，導電材料于此可被稱為多晶娃；絕緣層120可由任何 適當?shù)慕^緣材料所組成，譬如氧化物，例如，娃的氧化物，例如Si化、SiOC或SiOF。導電及絕 緣材料的交替層對于此可被稱為OP層對130。八個送種OP層對130顯示于圖2中，雖然層 對的數(shù)目可能大于或小于八，例如2、4、16、32，或者在某些實施例中更多。導電（多晶娃） 層125的厚度范圍可在大約15nm與大約30nm之間，一般大約是20nm ;絕緣（氧化物）層 120的厚度范圍可在大約20nm與大約50nm之間，其中典型的厚度為大約40nm。在工藝考 慮上,巧上絕緣層121與基底層115可比氧化物層120厚。
[0074] 圖1及圖2的結(jié)構(gòu)可通過遮蔽、涂敷光刻膠、刻蝕、回蝕光刻膠步驟，W及重復送些 步驟而建立，用W形成OP層對的不同的表面層級或一需要數(shù)目（例如，八）的表面，送可被 稱為接觸墊或軟性著陸墊135(因為在OP層對的上建立開口部的刻蝕步驟必須"著陸"在 接觸墊上，如下參考圖2A及圖2B所述）。在不造成混淆的情況下，OP層對的表面于此也可 W簡單地被稱為"層級（levels)"或"表面"。
[00巧]一 OP層對可包括一上層及下層，其中上層為一絕緣層，而下層為一種具有實質(zhì)上 沒有電性連接至任何其他導電層的導電層。稍后的制造步驟（W下參考圖2A及圖2B)可 形成垂直導電結(jié)構(gòu)，用于建立與個別導電層的連接（也就是，連接至軟性著陸墊135)，W作 為H維存儲器結(jié)構(gòu)的一部分。軟性著陸墊135 (除了一最低的軟性著陸墊145 W外）具有 一寬度140,其例如可具有大約150nm的一典型數(shù)值，實施例中，寬度140的范圍例如可從大 約100皿至大約250皿。
[0076] 為了便利性起見，刻蝕位置（其可對應至軟性著陸墊）在圖2及后來的圖示中被 標示為P(O)、P(I)、…、p(7)。于每個位置的刻蝕的深度決定關(guān)于各個軟性著陸墊的一層 級。層級在目前的例子（圖2)中被標示為L(0)、L(1)、…，L(7)，于此L(i)表示通過形成 第i層級的一刻蝕工藝而移除的OP層對的數(shù)目。
[0077] 如圖1及圖2所顯示的，此結(jié)構(gòu)100包括一位于層級L(O)的OP層對130的大的 (也就是，相當高的）堆疊 160,也就是，設置于位置P (0)的最高層級，其與配置于層級L (7) 的一特定軟性著陸墊145鄰接，也就是，位于階梯式的刻蝕位置P (7)的最低層級。層級L (0) 及L(7)的并列導致一最大的層級差異（也就是，高度差異），在目前例子中等于走個OP層 對的厚度。更一般而言，當使用一些OP層對（N個OP層對）時，在L(O)與L(N-I)之間的 送個最大層級差異為（N-I) X (OP厚度）。
[0078] 高堆疊 160可關(guān)聯(lián)至一錐度150,錐度150具有范圍在大約0度（沒有錐度）至 大約1至3度之間的垂直的角度。圓錐角的數(shù)值的控制是困難的，且圓錐角的任何正值可 被視為是寄生的。一正圓錐角必然地產(chǎn)生了最低軟性著陸墊145的一后刻蝕關(guān)鍵刻蝕尺寸 巧CD) 155的減縮，ECD縮小了約表示為數(shù)量（N-I) X (圓錐角）X (OP厚度）。也就是，最低 軟性著陸墊145的寬度155可少于（例如，大幅地少于）其余軟性著陸墊135的寬度140。 縮小的寬度155必定增加了正確地置放一與最低軟性著陸墊145接觸的垂直連接結(jié)構(gòu)的困 難。未能達到送種配置可能會導致存儲器裝置的制造中的一缺陷。
[0079] -種刻蝕W建立階梯式結(jié)構(gòu)100的現(xiàn)有技術(shù)方法采用走個連續(xù)刻蝕步驟，因 為每組的OP層對130個別地被刻蝕。舉例而言，參考圖2,于此走個刻蝕的位置為編號 P (0) -P (7)，送種方法的一實施例可移除在位置P (7)中的一個OP層對130,光刻膠可被 回蝕，且一個OP層對130可在位置P(6)-P(7)中被移除。送些程序可通過移除在位置 P(5)-P(7)的一額外OP層對130而重復。最后，走個送種刻蝕步驟移除在位置P(7)中的走 個OP層對130,六個OP層對130在位置P (6)中被移除，等等，其中在位置P(I)中的單一 OP層對130于第走刻蝕步驟被移除。于此例子中，位于位置P(O)的層級并未被刻蝕。
[0080] 圖2A與圖2B顯示應用至圖2的現(xiàn)有技術(shù)結(jié)構(gòu)W建立促進與軟性著陸墊135的電 性連接的接觸開口的處理步驟的結(jié)果。如圖2A所示，工藝步驟可包括W譬如一層的氮化娃 (SiN) 165覆蓋圖2的結(jié)構(gòu)。SiN可作為軟性著陸墊的上表面上面的一停止層166的功能， 且可作為在軟性著陸墊的側(cè)面上的一間隙壁167的功能。接著，一氧化物層（可被稱為LC 氧化膜170)可被覆蓋在SiN層165上。對LC氧化膜170進行一化學機械平坦化（CMP)步 驟可為沉積另一層的SiN作準備，另一層于此被稱為接觸開口（CO)SiN薄膜175。更進一步 的，氧化物層，例如CO氧化膜180,可被沉積在CO SiN薄膜175上，且此結(jié)果可通過CMP平 坦化而達成。
[00引]圖2B顯示圖2A的結(jié)構(gòu)中的接觸開口 C0(0)、C0(1)、…、C0(7)的形成的結(jié)果。此 形成可通過包括數(shù)個刻蝕步驟的光刻方法而達成，此些刻蝕步驟包括一個形成接觸開口的 一上部的第一刻蝕步驟。可使用CO SiN薄膜175作為一停止層的第一刻蝕步驟可形成數(shù) 個如圖2B所顯示的具有實質(zhì)上垂直的筆直側(cè)面的接觸開口。然后，一第二刻蝕步驟可移除 已經(jīng)通過第一刻蝕步驟而露出的CO SiN薄膜175,且一第H刻蝕步驟可移除在COSiN薄膜 175之下的LC氧化膜170的材料，第H刻蝕步驟終結(jié)在SiN停止層166上。一第四刻蝕步 驟可擊穿SiN停止層166及每個下層的氧化物層120, W建立供軟性著陸墊用的逐層接觸開 口。軟性著陸墊（也就是，接觸墊）與供軟性著陸墊用的接觸開口可被視為LC模塊LC(0)、 LC(I)、…、LC(7)。圖2B的結(jié)構(gòu)包括八個送種LC模塊。
[0082] 代表LC模塊LC (3)的細節(jié)顯示于圖2C中，圖2C顯示一 LC模塊（例如，LC做）包 括一由導電層125所組成的接觸墊，導電層125為OP層對130的一部分，OP層對130也包 括一絕緣層120。一般而言，絕緣層120的一上部邊界122于此可被稱為一 LC模塊的一表 面、層級或表面層級。SiN材料被顯示且被表示成SiN間隙壁材料167與SiN停止層166。 當W導電材料填滿時，接觸開口 CO(3)(也就是，一逐層開口部的一例子）提供一電性連接 至接觸墊（也就是，軟性著陸墊）。
[0083] 關(guān)于圖2B所顯示的例子，第四刻蝕步驟成功地到達導電層125 W形成LC模塊 LC(O)。于此例子中的相同的第四刻蝕步驟成功地建立LC模塊LC(I)、LC (2)、…、LC (6)。然 而，LC(7)的形成被高堆疊160的側(cè)壁上的SiN材料165的覆蓋（圖2)的錐狀表面151 (圖 2A)所阻礙。因此，第四刻蝕步驟可能（如圖2B所顯示的）無法到達對應于LC(7)的導電 層125。在其他例子中，第四刻蝕步驟可能只建立一 LC(7)上的局部軟性著陸。在任一情況 下，W導電材料的后來填滿接觸開口 CO (0)-CO (7)可能無法建立與#7軟性著陸墊的電性連 接，送結(jié)果是可建構(gòu)一高電阻連接，或甚至一孔洞，藉W導致位于C0(7)的底部的一所謂的 盲孔。本發(fā)明的一個目的是說明一種消除前述困難的方法。
[0084] 回至圖2,所顯示的階梯式結(jié)構(gòu)可由不是走個，而只有H個刻蝕步驟所構(gòu)成，如圖 3-圖5所顯示的。送些圖所顯示的H個步驟工藝W OP層對130的一未處理的堆疊開始，女口 圖3所示。位置P(0)-P(7)在此圖中被標示，在執(zhí)行任何刻蝕步驟之前，每個位置與其的一 層級L(O)相關(guān)。一第一掩模/曝光/刻蝕程序通過使用一掩模200而針對圖3的結(jié)構(gòu)執(zhí) 行，掩模200的特征為；數(shù)個開口部205及一刻蝕深度邸（1)，其中表示法邸(i)表示i個 OP層級是待通過刻蝕程序而移除。第一程序（具有一刻蝕深度邸(1))從堆疊（例如，位置 P (1)、P (3)、P (5)、P (7))的交替的位置移除OP層對130的一個（也就是，最上面的）。此 種第一程序的結(jié)果顯示于圖4中。如所顯示的，位置P(1)、P(3)、P(5)及P(7)具有被移除 的一個OP層（W L(I)表示）；剩下的位置不具有被移除的OP層（W L(O)表示）。
[0085] -第二掩模/曝光/刻蝕程序使用一個第二掩模210,第二掩模210具有覆蓋兩個 刻蝕位置及一刻蝕深度邸(2)的開口部215。送個程序從在位置P(2)-P(3)及P(6)-P(7) 中的OP層對的兩個層級移除材料。第二刻蝕的結(jié)果顯示于圖5中，其中位置P(1)及P巧） 被刻蝕至層級1(1)，位置P (2)及P (6)被刻蝕至層級L (2)，而位置P (3)及P (7)被刻蝕至 層級L (3)。位置P (O)及P (4)尚未被刻蝕。
[0086] 使用具有一開口部225及一刻蝕深度邸(4)的一第H掩模220的一最后的掩模/ 曝光/刻蝕步驟，從四個鄰接的位置P (4) -P (7))移除材料。
[0087] 剛才說明的H個刻蝕步驟導致一實質(zhì)上相同于如圖2所示的結(jié)構(gòu)。
[0088] 如剛才所說明的應用至八個OP層對的H個步驟的程序，可W-直接方式類推至 供16個OP層對用的四個步驟程序。同樣地，舉例而言，對具有32、64及128個OP層對的 結(jié)構(gòu)而言，可能分別需要5、6及7個步驟。一般而言，當N為2的乘幕時，N個層級所需要 的刻蝕步驟的數(shù)目為Iogz(N)D
[0089] 雖然此程序可減少必須形成LC模塊的刻蝕步驟的數(shù)目，但它的使用并未減少在 鄰近的軟性著陸墊位置之間的大型的最大層級差異。也就是，送個程序并未解決上面所略 述的最大的層級差異問題。
[0090] 本發(fā)明說明采用一嶄新的布局配置及刻蝕程序的一種設計，此設計導致一種具有 數(shù)個LC模塊的變化結(jié)構(gòu)，LC模塊具有兩個OP層對的一最大的鄰近導電表面或?qū)蛹壊町悺?送個配置實質(zhì)上可消除ECD 155中的縮減（圖2)。因此，此配置可消除如上所述參考圖2B 中的C0(7)/LC(7)的刻蝕步驟的過早中止。變化結(jié)構(gòu)實質(zhì)上維持與圖1及圖2所顯示的結(jié) 構(gòu)相同的功能，同時提供超越現(xiàn)有技術(shù)結(jié)構(gòu)的一個或多個優(yōu)點。
[0091] 對八個軟性著陸墊的情況而言，依據(jù)本發(fā)明的刻蝕程序的一個例子的一個實施例 總結(jié)于圖10中的流程圖中。此實施例于步驟400,通過提供一個半導體堆疊開始，半導體堆 疊包括一基板、一基底層及如上所述所建構(gòu)的多個OP層對。軟性著陸墊的位置P (0)-P (7) 于步驟405被標示。
[0092] 送種堆疊的一例子顯示于圖6中，其中標示有對應于待形成的軟性著陸墊的刻蝕 位置P (O)-P (7)。在開始刻蝕之前，零化(0))的一層級被表示在每個位置P (O)-P (7)中。
[0093] 于步驟410,執(zhí)行一第一掩模/曝光/刻蝕程序W移除位置P (4) -P (7)中的一個OP 層。依據(jù)具有一開口部305及一標示的刻蝕深度?。?)的一配置300(如圖6所示），掩模 /曝光/刻蝕步驟被設計成用于移除材料的一個OP層。此圖表示材料直接在開口部305之 下的區(qū)域中待被移除。在移除之后，此結(jié)構(gòu)如圖7所顯示，其中位置P(0)-P(3)已被刻蝕至 層級L (0)(也就是，未被刻蝕），且位置P (4) -P (7)已被刻蝕至層級L (1)(也就是，一個OP 層對已被移除）。
[0094] 于步驟415,執(zhí)行一第二掩模/曝光/刻蝕操作，依據(jù)一配置310 (圖7)移除兩個 OP層，配置310表示依據(jù)具有一刻蝕深度邸(2)的開口部315的材料的移除。也就是，兩個 OP層對從位置P(I)、P (3)、P (4)及P (6)待被移除。移除的結(jié)果顯示于圖8,其中位置P (2) 及P (0)尚未被刻蝕（層級為L (0))，位置P (5)及P (7)已被刻蝕至層級L (1)，位置P (1)及 P (3)已被刻蝕至層級L (2)，而位置P (4)及P (6)已被刻蝕至層級L (3)。
[0095] 可于步驟420執(zhí)行一最后的掩模/曝光/刻蝕程序，此程序依據(jù)包括具有一刻蝕 深度邸(4)的一開口部325的一配置320 (圖8)來移除四個OP層對。也就是，材料是從位 置P (2)-P (5)被移除。此移除產(chǎn)生圖9所顯示的結(jié)果，其中位置P (O)-P (7)被刻蝕至各個 層級L(O)、L (2)、1(4)、U6)、1(7)、L巧）、L (3)及L(I)。在任何兩個鄰近的位置之間的高 度差異，為一個OP層厚度或兩個OP層厚度。
[0096] 圖9的例子也證明在連續(xù)編號的層級（也就是，各個位置P(3)及P(4))中的U6) 及L(7))之間的層級差異等于1，對應于一個OP層對的厚度。又，L(O)被注意到是最高（也 就是，最高）層級或表面，及最高編號的層級或表面，L(7)被注意到是最短（也就是，最低） 層級或表面。圖9中的奇數(shù)層級或表面并列地被聚集，偶數(shù)層級或表面也是如此。最高的 奇數(shù)層級或表面（也就是，1(7))及最高的偶數(shù)層級或表面（也就是，U6))并列被安置。 又，最低的奇數(shù)層級或表面（也就是，L(I))與零編號的層級或表面（也就是，L(O))被安置 成彼此相距最遠。
[0097] 雖然剛剛提供的例子應用至具有八個LC模塊的結(jié)構(gòu)，但是于此所掲露的此方法 可被采用在具有無論多少個的OP層對的結(jié)構(gòu)上。
[0098] 可被使用W處理具有無論多少層對的一堆疊的方法的一個實施例的概要出現(xiàn)在 圖11的流程圖中。依據(jù)所顯示的實施例，于步驟500,提供包括一基板、一基底層及交替導 電/絕緣層（例如OP層對）的一半導體堆疊。于步驟505,決定一些軟性著陸墊（表面或 層級），N，定義軟性著陸墊（表面或?qū)蛹墸┪恢茫矣嬎愠鲆恍┛涛g步驟，M，于此
[0099] M = [10邑2 閑
[0100] 于其中[...]表示"大于或等于的最小整數(shù)"。于步驟510,可方便地將軟性著陸 墊位置表示為P(O)、P(I)、…、P (N-I)并將送些號碼安排為一表中的第一列。
[0101] 于步驟515,做出關(guān)于N是否為奇數(shù)或偶數(shù)的判定。當N為偶數(shù)時，刻蝕的深度整 數(shù)的一列表于步驟520中形成W下配置：
[010引 1、3、…、N-UN-2、…、4、2、0
[0103] 于此，注意N-I為奇數(shù)而N-2為偶數(shù)。刻蝕的深度整數(shù)表示于每個軟性著陸墊位 置P(0)、P(1)、…、P(N-I)待被執(zhí)行的刻蝕邸(.）的層級（W0P層對的數(shù)目測量）。方便 的是將層級號碼配置在表格形式中，其通過將它們插入作為于步驟510所建構(gòu)的表的第二 列。如所建構(gòu)的，此表列出第一列中的軟性著陸墊位置；第二列表示于每個位置待被執(zhí)行的 刻蝕的深度。
[0104] 當N為奇數(shù)時，整數(shù)的一列表于步驟522 W-類似的（但不同的）配置形成：
[010引 1、3、...，N-S'N-l、…、4、2、0
[0106] 于此，注意N-2為奇數(shù)，而N-I為偶數(shù)。如前，當軟性著陸墊的數(shù)目為奇數(shù)時，刻蝕 的深度整數(shù)表示軟性著陸墊位置的層級。
[0107] 關(guān)于N= 10(偶數(shù)）及N= 11(奇數(shù)）的例子顯示于各個表1及2中，其中依據(jù) 步驟510,送些表中的第一列確認一刻蝕位置（也就是，一軟性著陸墊位置），而送些表中的 第二列定義關(guān)于表示的位置的一層級（參照步驟520及522)。
[010引 表1
[0109]
陽110] 表2
[0111]
[0112]
[0113] 于步驟525,刻蝕的深度整數(shù)被表示為M位二進制數(shù)，其被插入作為刻蝕深度列 EDC )成為于步驟520或522開始的表。
[0114] 一 M位二進制整數(shù)q，可從0至M-I取數(shù)值，對M = 5而言，譬如可W二進制形式被 表示為b***ib。，其中每一個"b"數(shù)字不是0就是1。送種表現(xiàn)被解釋成如下意義
[0115] q = b〇 X 2°+bi X 2i+b2 X 22+. . . +b* X
[0116] 也就是，每個二進制數(shù)與在q的二進制表現(xiàn)中的2的乘幕（1、2、4、8、…）相關(guān)。 當M = 5時，b4為最顯著的二進制數(shù)；b。為最小顯著的二進制數(shù)。舉例而言，如果q = 21， 則其二進制表現(xiàn)為10011 (也就是，16+化1)。
[0117] 關(guān)于在表1中所表示的例子，N = 10,而M = 4。關(guān)于每個刻蝕的深度整數(shù)的二進 制表現(xiàn)，被表示在具有形成此表的最后四個列的刻蝕深度巧D)列的一欄中。最顯著的數(shù)字 被設置于第H列；最小顯著的數(shù)字被設置于此表的最后列。依據(jù)與每個刻蝕的深度整數(shù)的 表現(xiàn)的數(shù)字相關(guān)的2的乘幕，刻蝕深度列在此表的第一欄中貼上標簽邸(8)、邸(4)、邸(2)、 邸（1)。
[0118] 同樣地，在表2例子中，N= 11而且，再者M = 4。關(guān)于刻蝕的深度整數(shù)的二進制 表現(xiàn)被加至此表用WW-種類似于在表1的構(gòu)造中所采用的方式建立四個刻蝕深度列。
[0119] 依據(jù)二進制數(shù)的列，掩模/曝光/刻蝕程序接著于步驟530通過刻蝕而依序被執(zhí) 行。M個刻蝕步驟被執(zhí)行（在表1及表2中，M = 4)，其中每個刻蝕步驟對應于此表中的一 刻蝕深度列。于每個步驟待被刻蝕的位置W在每個刻蝕深度列中的一"1"表示?？涛g的 深度是于每個步驟依據(jù)在OP厚度的單元中所測量的刻蝕深度列（也就是，2的乘幕）的標 簽（1油el)而被執(zhí)行。
[0120] 依據(jù)一個例子，步驟530的細節(jié)被顯示為在圖IlA中的流程圖。于步驟532,此表 中的刻蝕深度列的其中一個被選擇，而于步驟534,于具有刻蝕深度列中的一"1"的位置 執(zhí)行一刻蝕到達一W刻蝕深度列的標簽（也就是，2的乘幕）所表示的深度。如果于步驟 536,每一次檢查所有刻蝕深度列尚未被選擇，則于步驟538選擇一不同刻蝕深度列（也就 是，一刻蝕深度列尚未被選擇）。于步驟534,重復此工藝，直到刻蝕已被執(zhí)行對應于所有刻 蝕深度列為止。
[0121] 使用N(例如，N = 10)的偶數(shù)值的一個例子顯示使用表1及圖12-圖16, W定義 刻蝕的順序的方法的一實施例。于此例子中，包括10個OP層對的半導體堆疊顯示于圖12 中?？涛g位置P(〇)-P(9)被標示。首先，刻蝕深度被注意到是1(0)，對應于沒有已被執(zhí)行的 刻蝕。
[0122] 在圖IlA的流程圖W后，于步驟532選擇在表1中標示?。?)的刻蝕深度列，且依 據(jù)顯現(xiàn)在刻蝕深度列邸(1)中的每個"1"準備一掩模600(圖12)。待被刻蝕的軟性著陸 墊位置W圖12中的虛線矩形605表示。于步驟534完成此刻蝕。第一刻蝕從位置P (5) -P巧） 移除一層的材料，如圖13所示。
[0123] 于步驟536,我們可注意到不是所有的刻蝕深度列都尚未被選擇，所W于步驟 538,通過選擇譬如標示為邸(2)的刻蝕深度列繼續(xù)此工藝，ED (2)具有在位置P(I)、P (3)、 P(6)及P(S)中的一些刻蝕深度列。因此，于步驟534,建構(gòu)出一掩模配置610(圖13)，且基 于虛線矩形615執(zhí)行深度2的刻蝕，藉W從位置P (1)、P (3)、P (6)及P (8)移除2個OP層 對。第二刻蝕的結(jié)果顯示于圖14中，圖14顯示位置P(O)、P(2)及P(4)尚未被刻蝕（也就 是，層級L (0))，位置P巧）、P (7)及P (9)已被刻蝕至層級L (1)，位置P (1)及P (3)已被刻蝕 至層級L (2)，W及位置P (6)及P (8)已被刻蝕至層級L (3)。
[0124] 通過使用表1中的標示邸(4)的刻蝕深度列，W-種類似的方式繼續(xù)，依據(jù)W圖14 中的虛線矩形625表示的掩模配置620執(zhí)行一第H刻蝕（也就是，一四個層級刻蝕）。第H 刻蝕步驟的結(jié)果顯示于圖15中。
[01巧]最后，依據(jù)包括一虛線矩形635的一掩模配置630,通過使用表1中的標示邸(8) (也就是，刻蝕深度為8)的刻蝕深度列中的郝些執(zhí)行一第四刻蝕步驟。最后的刻蝕結(jié)果顯 示于圖16中。如前，沒有層級的高度與一鄰近層級的高度差異了 2個OP厚度W上。
[0126] 圖17-圖21顯示針對包括11個OP層對的一半導體堆疊所執(zhí)行的一序列的刻蝕 的結(jié)果，如于此參考表2所說明的。此實施例使用N(N=Il)的奇數(shù)值并遵循類似于上述 參考圖IlA及第12-16圖所說明的郝些的步驟。
[0127] 雖然剛剛提供的例子依一特定順序（也就是，依序執(zhí)行深度1、2、4、8的刻蝕）執(zhí) 行刻蝕，但刻蝕的順序并非是重要的，且可改變。于此所提供的例子也證明在連續(xù)編號的層 級（例如，表1及2中的層級列）之間的層級差異為一個OP層對的厚度。又，在所有情況 中，L(O)被注意到是最高（也就是，最高）層級，及最高編號的層級，L(N-I)被注意到是最 短（也就是，最低）層級。奇數(shù)層級并列地被聚集，偶數(shù)層級也是一樣。最高的奇數(shù)層級及 最高的偶數(shù)層級同樣地并列被安置。此外，最低的奇數(shù)層級（也就是，L(I))與零編號的層 級（也就是，L(O))被安置彼此相距最遠。
[012引 由實施例所建立的方法實施例及造成的H維半導體存儲器結(jié)構(gòu)的例子，證明了上 述所標示的大型的最大的鄰近層級差異問題，可通過在既存的工藝中只做出較小的改變而 獲得解決。
[0129] 此方法的實施例有效地重新配置軟性著陸墊的位置，W及在H維存儲器結(jié)構(gòu)的較 高的層（未顯示）中的對應的連接點。送個重新配置改善LC模塊的可靠度，而不會、或?qū)?質(zhì)上不會對其的功能具有不利的效果。也就是，對具有N LC模塊位置的結(jié)構(gòu)而言，ECD的 縮減被縮小了（N-D/2的系數(shù)，從
[0130] (N-I) X (圓錐角）X (OP 厚度）
[0131] 至
[013引 2X (圓錐角）X (OP厚度）。
[0133] 所達成的相對改善隨著所采用的層數(shù)增加，送是因為在鄰近的軟性著陸墊層級之 間的高度的最大差異總是2X (OP厚度）。圖2中所標示的ECD的縮小藉W實際上被消除， 如同接觸圖案覆蓋容限及不必要的蝕穿的議題的減少一樣。
[0134] 雖然于此的說明書表示某些說明的實施例，但我們應理解到送些實施例已經(jīng)由舉 例而非限制地被提供。跟隨送個說明書的意義是用于讓配合本領(lǐng)域技術(shù)人員的知識來解 釋而建構(gòu)的實施例，用于覆蓋實施例的所有修改、變化、組合、互換、省略、代用、替代W及等 效設計，達到并不相互排斥的程度，如可落在本發(fā)明的精神與范疇之內(nèi)，并只受限于權(quán)利要 求。
【主權(quán)項】
1. 一種三維半導體存儲器結(jié)構(gòu)，其特征在于，包括： 多個LC模塊，該些模塊包括： 多個接觸墊；及 多個逐層開口部，使與該些接觸墊連接，其中： 該些LC模塊被配置在多個層級上，各該層級是由一個對或多個對的導電材料及絕緣 材料的交替層所形成，形成該些交替層的該些對為0P層對，其中在鄰近層級的表面之間的 一高度差異不超過兩該個0P層對的一厚度。2. 根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中該結(jié)構(gòu)包括8個或更少的該些LC模塊。3. 根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中該結(jié)構(gòu)包括8個以上的該些LC模塊。4. 根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中各該LC模塊指定為奇數(shù)或偶數(shù)，以零標示的該LC 模塊指定為偶數(shù)。5. 根據(jù)權(quán)利要求4所述的結(jié)構(gòu)，其中在連續(xù)編號的該些LC模塊的該些表面之間的一高 度差異為一個該0P層對的一厚度。6. 根據(jù)權(quán)利要求4所述的結(jié)構(gòu)，其中： 零編號的該LC模塊的該表面為最高表面；及 最高編號的該LC模塊的該表面為最低表面。7. 根據(jù)權(quán)利要求6所述的結(jié)構(gòu)，其中該些奇數(shù)的該些LC模塊并列地被聚集，而該些偶 數(shù)的該些LC模塊并列地被聚集，以能使具有最高的奇數(shù)的該LC模塊的該表面鄰近具有最 高的偶數(shù)的該LC模塊的該表面。8. 根據(jù)權(quán)利要求6所述的結(jié)構(gòu)，其中最低奇數(shù)的該LC模塊與該零編號的該LC模塊被 定位成彼此相距最遠。9. 一種形成供三維半導體存儲器用的多個LC模塊的方法，其特征在于，包括： 提供一個半導體堆疊形成于一基板上，該堆疊包括一基底層及交替排列的導電/絕緣 層，該些導電/絕緣層為0P層對； 定義多個刻蝕位置； 在該半導體堆疊上進行一序列的刻蝕，以暴露位于該些刻蝕位置的0P層對表面的表 面，使任何鄰近層級的表面之間的一高度差異都不超過兩該個0P層對的一厚度。10. 根據(jù)權(quán)利要求9所述的方法，其中定義該些刻蝕位置包括指定數(shù)個軟性著陸墊的 位置。11. 根據(jù)權(quán)利要求9所述的方法，其中定義該些刻蝕位置包括指定該些刻蝕位置的一 偶數(shù)序編。12. 根據(jù)權(quán)利要求11所述的方法，其中定義該些刻蝕位置包括指定該些刻蝕位置的一 數(shù)目序編，該數(shù)目為2的全部正數(shù)乘冪。13. 根據(jù)權(quán)利要求9所述的方法，還包括： 依據(jù)奇數(shù)及偶數(shù)的整數(shù)來編號導電的該些表面； 將奇數(shù)導電的該些表面分組在一起；及 將偶數(shù)導電的該些表面分組在一起。14. 根據(jù)權(quán)利要求13所述的方法，其中該執(zhí)行包括執(zhí)行一數(shù)目的刻蝕，該數(shù)目并非是 該多個刻蝕位置的尺寸的基數(shù)2的對數(shù)以上。15. 根據(jù)權(quán)利要求9所述的方法，其中定義該些刻蝕位置包括指定該些刻蝕位置的一 奇數(shù)序編。16. -種包括絕緣材料及導電材料的交替對的層的裝置，其特征在于，以形成一三維半 導體存儲器陣列的多個LC模塊，其中： 該些交替對的層形成數(shù)個不同的表面；及 沒有任何兩個鄰近的表面在高度差異上的值會大于兩該個交替對的導電/絕緣層的 一厚度。17. 根據(jù)權(quán)利要求16所述的結(jié)構(gòu)，其中該導電材料包括多晶硅。18. 根據(jù)權(quán)利要求16所述的結(jié)構(gòu)，其中該絕緣材料選自于Si02、SiOC、SiOF及其的組 合。19. 根據(jù)權(quán)利要求16所述的結(jié)構(gòu)，其中該些交替對的數(shù)目為2的正整數(shù)乘冪。20. 根據(jù)權(quán)利要求16所述的結(jié)構(gòu)，其中該些交替對的數(shù)目為偶數(shù)。
【文檔編號】H01L21/768GK105826317SQ201510001701
【公開日】2016年8月3日
【申請日】2015年1月5日
【發(fā)明人】楊金成
【申請人】旺宏電子股份有限公司