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      一種抑制漏極感應(yīng)勢壘降低效應(yīng)的cmos器件及其制備方法

      文檔序號:7003258閱讀:491來源:國知局
      專利名稱:一種抑制漏極感應(yīng)勢壘降低效應(yīng)的cmos器件及其制備方法
      技術(shù)領(lǐng)域
      本發(fā)明涉及一種集成電路制造方法,尤其涉及一種抑制漏極感應(yīng)勢壘降低效應(yīng)的 CMOS器件。
      背景技術(shù)
      漏極感應(yīng)勢壘降低(Drain induction barrier lower, DIBL)效應(yīng)是在半導(dǎo)體制備工藝中,小尺寸場效應(yīng)晶體管(FET)中所出現(xiàn)的一種不良現(xiàn)象,即當溝道長度減小、漏區(qū)源區(qū)間電壓(Vds)增加,使得漏結(jié)與源結(jié)的耗盡層靠近時,溝道中的電力線可以從漏區(qū)穿越到源區(qū),并導(dǎo)致源極端勢壘高度降低,從而使源區(qū)注入到溝道的電子數(shù)量增加,結(jié)果導(dǎo)致漏極電流增加。而當溝道長度越短時,DIBL效應(yīng)就越嚴重。這種DIBL效應(yīng)導(dǎo)致半導(dǎo)體器件閾值因受工作電壓影響而發(fā)生偏移,并使得半導(dǎo)體的泄漏電流增加,柵極能力出現(xiàn)減弱現(xiàn)象。其對于半導(dǎo)體發(fā)展的主要影響表現(xiàn)在以下三個方面1)使場效應(yīng)晶體管(FET)的閾值電壓降低,影響到器件的整個性能;2)使輸出伏安特性曲線不飽和,即導(dǎo)致輸出交流電阻降低、器件的電壓增益下降;3)其限制小尺寸金屬氧化物半導(dǎo)體晶體管(MOSFET)尺寸進一步縮小,限制極大規(guī)模集成電路(ULSI)的集成度進一步提高。由于DIBL現(xiàn)象,阻礙了半導(dǎo)體小型多功能化進一步發(fā)展。傳統(tǒng)抑制DIBL效應(yīng)的方法主要通過柵下面漏端附近的高摻雜來實現(xiàn),其主要采取的方法有以下幾種,l)Halo雜質(zhì)注入;2)溝道埋層雜質(zhì)注入;3)源區(qū)/漏區(qū)(S/D)淺結(jié); 4)薄柵氧層;5)高襯底雜質(zhì)濃度;6)高襯底偏置電壓。然而采用上述方法在抑制DIBL的同時漏端PN結(jié)漏電流也隨之增大。為了避免在抑制DIBL效應(yīng)顯現(xiàn)同時所帶來的新問題, 有人采用絕緣體上硅(Silicon on Insulator, S0I)襯底或是在硅襯底中預(yù)先決定的區(qū)域中引入空洞的空洞層上硅(Silicon on Nothing, SON)襯底,從而抑制在半導(dǎo)體制備過程中的DIBL效應(yīng)。但上述兩種襯底的制備工藝復(fù)雜,成本高。而且上述所有這些用于抑制DIBL效應(yīng)的方法都使得靠近漏端的電場更多受柵電壓控制,從而達到抑制DIBL效應(yīng),非通過PN結(jié)勢壘控制靠近漏端的電場從而達到目的,其無法完全解決DIBL效應(yīng)的發(fā)生。

      發(fā)明內(nèi)容
      本發(fā)明提供了一種抑制半導(dǎo)體漏極感應(yīng)勢壘降低效應(yīng)方法,其針對現(xiàn)有抑制DIBL 效應(yīng)的不足,通過向半導(dǎo)體柵極靠近漏極處注入離子從而局部改變柵極的功函數(shù),從而達到抑制DIBL效應(yīng)的目的的同時,不會造成漏端PN結(jié)漏電流的額外增加。本發(fā)明一種抑制半導(dǎo)體漏極感應(yīng)勢壘降低效應(yīng)方法通過以下技術(shù)方案實現(xiàn)其目的
      一種抑制漏極感應(yīng)勢壘降低效應(yīng)的CMOS器件,所述CMOS器件包括N型MOS晶體管和 P型MOS晶體管,其中,在所述N型MOS晶體管和P型MOS晶體管的柵極中,均包括一高介電層及位于所述高介電層上方的一金屬氧化物介電材料層;N型、P型MOS晶體管各自所包含的金屬氧化物介電材料層靠近各自漏極端的功函數(shù)通過離子注入而發(fā)生改變,使得所述柵極靠近源極端與靠近漏極端的功函數(shù)存在差異;其中,
      在所述N型MOS晶體管的柵極的金屬氧化物介電材料層中,靠近漏極端注入有擁有大功函數(shù)的離子,增高溝道靠近漏端的電子勢壘,從而抑制N型半導(dǎo)體漏極感應(yīng)勢壘降低效應(yīng);
      在所述P型MOS晶體管中的柵極的金屬氧化物介電材料層中,靠近漏極端注入有擁有小功函數(shù)的離子,增高溝道靠近漏端的空穴勢壘,從而抑制P型半導(dǎo)體漏極感應(yīng)勢壘降低效應(yīng)。上述的CMOS器件,其中,所述高介電層下方還包括一層薄氧化層。上述的CMOS器件,其中,所述N型MOS晶體管與P型MOS晶體管的柵極還進一步包括一多晶硅或金屬層,所述多晶硅或金屬層覆蓋于所述金屬氧化物介電材料層上方;
      所述的N型MOS晶體管柵極的所述金屬氧化物介電材料層和多晶硅或金屬層中靠近漏極端部分注入有擁有大功函數(shù)的離子;所述的P型MOS晶體管柵極的所述金屬氧化物介電材料層和多晶硅或金屬層中靠近漏極端部分注入有擁有小功函數(shù)的離子。上述的CMOS器件,其中,所述N型MOS晶體管與P型MOS晶體管的柵極的所述金屬氧化物介電材料層上方還進一步覆蓋有兩層多晶硅或金屬層,即第一多晶硅或金屬層和第二多晶硅或金屬層;所述第一多晶硅或金屬層覆蓋于所述金屬氧化物介電材料層上方, 所述第二多晶硅或金屬層覆蓋于所述第一多晶硅或金屬層上方;
      在所述的N型MOS晶體管柵極的所述金屬氧化物介電材料層和第一多晶硅或金屬層中,靠近漏極端部分注入有擁有大功函數(shù)的離子;在所述的P型MOS晶體管柵極的所述金屬氧化物介電材料層和第一多晶硅或金屬層中,靠近漏極端部分注入有擁有小功函數(shù)的離子;
      所述N型MOS晶體管與P型MOS晶體管的柵極的第二多晶硅或金屬層中均未注入擁有大功函數(shù)或小功函數(shù)的離子。 一種上述的抑制漏極感應(yīng)勢壘降低效應(yīng)的CMOS器件的方法,其中,所述CMOS器件的制備過程中包括以下步驟
      步驟一、在襯底上確立N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域; 步驟二、在襯底的N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方沉積一層高介電層和一層金屬氧化物介電材料層,所述金屬氧化物介電材料層覆蓋于所述高介電層上方;
      步驟三、通過光刻工藝,分別向襯底的N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的金屬氧化物介電材料層中的特定部分區(qū)域注入離子,改變所述金屬氧化物介電材料層的特定部分區(qū)域的功函數(shù),其中,
      在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的金屬氧化物介電材料層
      上方覆蓋一層光阻;
      并在N型MOS晶體管制備區(qū)域上方形成光阻上的開口,并通過光阻上的開口向于開口中暴露的金屬氧化物介電材料層注入擁有大功函數(shù)的離子,以形成第一離子注入?yún)^(qū)域,將光阻去除;
      在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的金屬氧化物介電材料層
      上方覆蓋一層光阻;
      并在P型MOS晶體管制備區(qū)域上方形成光阻上的開口,并通過光阻上的開口向于開口中暴露的金屬氧化物介電材料層注入擁有小功函數(shù)的離子,以形成第二離子注入?yún)^(qū)域;
      步驟四、在金屬氧化物介電材料層上方沉積一層多晶硅或金屬層,對多晶硅或金屬層、 N或PMOS各自的高介電層及金屬氧化物介電材料層進行刻蝕,僅保留用于制備NMOS及 PMOS各自的柵極的部分多晶硅或金屬層、N或PMOS各自的高介電層及金屬氧化物介電材料層,分別形成NMOS及PMOS各自的柵極;
      其中,NMOS的柵極包含第一離子注入?yún)^(qū)域及臨近第一離子注入?yún)^(qū)域部分金屬氧化物介電材料層,PMOS的柵極包含第二離子注入?yún)^(qū)域臨近第二離子注入?yún)^(qū)域部分金屬氧化物介電材料層;
      步驟五、進行NM0S、PM0S各自的漏源區(qū)離子注入,其中,NMOS的離子注入?yún)^(qū)中靠近第一離子注入?yún)^(qū)域的為NMOS的漏極;PMOS的離子注入?yún)^(qū)中靠近第二離子注入?yún)^(qū)域的為PMOS的漏極。(上述制備步驟中,我們也可以先向所述P型MOS晶體管制備區(qū)域注入擁有小功函數(shù)離子,以形成第二離子注入?yún)^(qū)域,后向N型MOS晶體管制備區(qū)域注入擁有大功函數(shù)離子, 以形成第一離子注入?yún)^(qū)域,該工藝與上述先形成第一離子注入?yún)^(qū)域,后形成第二離子注入?yún)^(qū)域的工藝過程相似,且這并不影響最后制成的CMOS器件的性能。)
      上述的CMOS器件,其中,在所述步驟一中,可在所述高介電層形成前,可在所述襯底上先沉積一層薄氧化層,所述薄氧化層位于所述高介電層下方;并在所述步驟四中,同時對所述薄氧化層進行蝕刻,分別形成NMOS及PMOS各自的柵極。一種上述的抑制漏極感應(yīng)勢壘降低效應(yīng)的CMOS器件的方法,其中,所述CMOS器件的制備過程中包括以下步驟
      步驟一、在襯底上確立N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域; 步驟二、在襯底的N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方沉積一層高介電層、一層金屬氧化物介電材料層和一層多晶硅或金屬層,所述一層所述金屬氧化物介電材料層覆蓋于所述高介電層上方,所述多晶硅或金屬層位于所述金屬氧化物介電材料層上;
      步驟三、通過光刻工藝,分別向襯底的N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的多晶硅或金屬層中的特定部分區(qū)域中注入離子,改變所述金屬氧化物介電材料層與多晶硅或金屬層的特定部分區(qū)域的功函數(shù),其中,
      在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的多晶硅或金屬層上方覆蓋一層光阻;
      并在N型MOS晶體管制備區(qū)域上方形成光阻上的開口,并通過光阻上的開口向于開口中暴露的多晶硅或金屬層部分中注入擁有大功函數(shù)的離子,以形成第一離子注入?yún)^(qū)域,將光阻去除;
      在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的多晶硅或金屬層上方覆蓋一層光阻;并在P型MOS晶體管制備區(qū)域上方形成光阻上的開口,并通過光阻上的開口向于開口中暴露的多晶硅或金屬層中注入擁有小功函數(shù)的離子,以形成第二離子注入?yún)^(qū)域;
      步驟四、對所述多晶硅或金屬層、N或PMOS各自的高介電層及金屬氧化物介電材料層進行刻蝕,僅保留用于制備NMOS及PMOS各自的柵極的部分多晶硅或金屬層、N或PMOS各自的高介電層及金屬氧化物介電材料層,分別形成NMOS及PMOS各自的柵極;
      其中,NMOS的柵極包含第一離子注入?yún)^(qū)域及臨近第一離子注入?yún)^(qū)域的部分,PMOS的柵極包含第二離子注入?yún)^(qū)域臨近第二離子注入?yún)^(qū)域的部分;
      步驟五、進行NM0S、PM0S各自的漏源區(qū)離子注入,其中,NMOS的離子注入?yún)^(qū)中靠近第一離子注入?yún)^(qū)域的為NMOS的漏極;PMOS的離子注入?yún)^(qū)中靠近第二離子注入?yún)^(qū)域的為PMOS的漏極。(上述制備步驟中,我們也可以先向所述P型MOS晶體管制備區(qū)域注入擁有小功函數(shù)離子,以形成第二離子注入?yún)^(qū)域,后向N型MOS晶體管制備區(qū)域注入擁有大功函數(shù)離子, 以形成第一離子注入?yún)^(qū)域,該工藝與上述先形成第一離子注入?yún)^(qū)域,后形成第二離子注入?yún)^(qū)域的工藝過程相似,且這并不影響最后制成的CMOS器件的性能。)
      上述的CMOS器件,其中,在所述步驟一中,可在所述高介電層形成前,可在所述襯底上先沉積一層薄氧化層,所述薄氧化層位于所述高介電層下方;并在所述步驟四中,同時對所述薄氧化層進行蝕刻,分別形成NMOS及PMOS各自的柵極。上述的方法,其中,
      在所述步驟二中,將所述注入離子的多晶硅或金屬層定義為第一多晶硅或金屬層,并在所述第一多晶硅或金屬層上方再次沉積一層多晶硅或金屬層,即第二多晶硅或金屬層; 對兩層所述的多晶硅或金屬層、N或PMOS各自的、高介電層及金屬氧化物介電材料層進行刻蝕,分別形成NMOS及PMOS各自的柵極;
      其中,NMOS的柵極包含第一離子注入?yún)^(qū)域及臨近第一離子注入?yún)^(qū)域的部分,PMOS的柵極包含第二離子注入?yún)^(qū)域臨近第二離子注入?yún)^(qū)域的部分。上述的CMOS器件,其中,所述的擁有大功函數(shù)的離子為以B、C、Al、Ti、Cr、Ni、Ge、 As、Se、Rh, Pd、Te、Re、Pt、Au、Hg或Po元素為基的離子;所述的擁有小功函數(shù)的離子為以 Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、 Er、Lu、Hf、Ta、Hk Fr、Ra、Ac 或 Hi 元素為基的離子。采用本發(fā)明一種抑制半導(dǎo)體漏極感應(yīng)勢壘降低效應(yīng)方法通過在半導(dǎo)體制備過程中,增加半導(dǎo)體柵極靠近漏極端的電子勢壘或空穴勢壘從而有效抑制DIBL效應(yīng),并在有效抑制DIBL效應(yīng)的同時,不會造成漏端PN結(jié)漏電流額外增大,有效提高半導(dǎo)體芯片的性能; 而且本方法工藝流程簡單,實施成本低,不會造成額外的成本負擔。


      圖1本發(fā)明的第一種實施例結(jié)構(gòu)示意圖; 圖2為本發(fā)明第二種實施例結(jié)構(gòu)示意圖3為本發(fā)明第三種實施例結(jié)構(gòu)示意圖; 圖4為本發(fā)明第一種實施例的制備過程示意圖; 圖5為本發(fā)明第二種實施例的制備過程示意圖;圖6為本發(fā)明第三種實施例的制備過程示意圖。
      具體實施例方式如圖1至圖6所示本發(fā)明一種抑制漏極感應(yīng)勢壘降低效應(yīng)的CMOS器件,CMOS器件包括N型金屬氧化物半導(dǎo)體(NMOS)晶體管和P型金屬氧化物半導(dǎo)體(PMOS)晶體管,在所述N型MOS晶體管的柵極中,位于靠近漏極(Drain)處的功函數(shù)大于靠近源極(Source)處的功函數(shù),而所述柵極在漏極端所需的平帶電壓變大,這樣使得在其溝道中,靠近漏極端的電子勢壘大于靠近源極端的電子勢壘,從而有效抑制N型半導(dǎo)體漏極感應(yīng)勢壘降低效應(yīng);
      而在所述P型MOS晶體管中的柵極中,位于靠近漏極處的功函數(shù)小于靠近源極處的功函數(shù),而所述柵極在漏端所需的平帶電壓絕對值增大,這樣使得在其溝道中,靠近漏極端的空穴勢壘大于靠近源極端的空穴勢壘,從而有效抑制P型半導(dǎo)體漏極感應(yīng)勢壘降低效應(yīng)。本發(fā)明的技術(shù)方案為通過向所述柵極的特定部分通入不同功函數(shù)離子而局部改變所述柵極的功函數(shù),其中,在NMOS中,向所述柵極靠近漏極端通入擁有大功函數(shù)的離子, 從而提高所述柵極靠近漏極端部分的功函數(shù);而在PMOS中,向所述柵極靠近漏極端通入擁有小功函數(shù)的離子,從而降低所述柵極靠近漏極端部分的功函數(shù)。而上述采用的所述的擁有大功函數(shù)的離子可以為以B、C、Al、Ti、Cr、Ni、Ge、As、 Se、他、Pd、Te、Re、Pt、Au、Hg或Po等元素為基的離子;而在PMOS中,所采用的所述的擁有小功函數(shù)的離子可以為 Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、 Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac 或 Th 元素為基的離子。下面通過具體實施例進一步對本發(fā)明做詳細闡述。實施例1
      如圖1所示,為本發(fā)明的所述CMOS器件的N型MOS晶體管與P型MOS晶體管的柵極中均包含一高介電層1和一金屬氧化介電材料層2和一層多晶硅或金屬層3,而在所述金屬氧化介電材料層2中靠近漏極處含有改變所述金屬氧化物介電材料層2靠近漏極端注入不同功函數(shù)的離子,而所述金屬氧化物介電材料的功函數(shù)發(fā)生改變,使得所述金屬氧化物介電材料層2靠近源極端與靠近漏極端的功函數(shù)存在差異。其中,在所述的N型MOS晶體管柵極的所述金屬氧化物介電材料層2中,所述離子為擁有大功函數(shù)的離子,這樣有效增加所述金屬氧化物介電材料層2中,靠近漏端部分22 的功函數(shù),使得所述金屬氧化物介電材料層2靠近漏端部分22的功函數(shù)大于靠近源極端部分21的功函數(shù);而在所述的P型MOS晶體管柵極的所述金屬氧化物介電材料層2中,所述離子為擁有小功函數(shù)的離子,從而有效降低所述金屬氧化物介電材料層2中靠近漏端部分 24的功函數(shù),使得在所述金屬氧化物介電材料層2中,靠近漏極端部分M的功函數(shù)小于靠近源極端部分23的功函數(shù)。如圖4所示,在制備上述結(jié)構(gòu)的CMOS器件過程中,其步驟包括 步驟一在襯底上確立N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域; 步驟二、在襯底的N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上沉積一層高
      介電層1和一層金屬氧化物介電材料層2,(其中,所述高介電層1下方可以可選地生長一薄氧化層)所述金屬氧化物介電材料層2覆蓋于所述高介電層1上方;
      步驟三、通過光刻工藝,在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的
      9金屬氧化物介電材料層2上方覆蓋一層光阻5 ;
      并在所述在N型MOS晶體管制備區(qū)域上方的光阻5上形成開口 61,并通過光阻5上的開口 61向于開口 61中暴露的金屬氧化物介電材料層2注入擁有大功函數(shù)的離子,以形成第一離子注入?yún)^(qū)域71,將光阻去除;
      通過光刻工藝,在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的金屬氧化物介電材料層2上方覆蓋一層光阻5’ ;
      并在所述在P型MOS晶體管制備區(qū)域上方的光阻5’上的形成開口 62,并通過光阻5’ 上的開口 62向于開口中暴露的金屬氧化物介電材料層2注入擁有小功函數(shù)的離子,以形成第二離子注入?yún)^(qū)域72;
      (上述制備步驟中,我們也可以先向所述P型MOS晶體管制備區(qū)域注入擁有小功函數(shù)離子,以形成第二離子注入?yún)^(qū)域,后向N型MOS晶體管制備區(qū)域注入擁有大功函數(shù)離子,以形成第二離子注入?yún)^(qū)域,即
      步驟三、通過光刻工藝,在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的金屬氧化物介電材料層2上方覆蓋一層光阻5’ ;并在所述在P型MOS晶體管制備區(qū)域上方的光阻5’上形成開口 62,并通過光阻5’上的開口 62向于開口中暴露的金屬氧化物介電材料層2注入小功函數(shù)的離子,以形成第二離子注入?yún)^(qū)域72,將光阻去除;
      通過光刻工藝,在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的金屬氧化物介電材料層2上方覆蓋一層光阻5 ;
      并在所述在N型MOS晶體管制備區(qū)域上方的光阻5上的形成開口 61,并通過光阻5上的開口 61向于開口中暴露的金屬氧化物介電材料層2注入擁有大功函數(shù)的離子,以形成第一離子注入?yún)^(qū)域71 ;這并不影響最后制成的CMOS器件的性能。且下方的實施例2、3相同)
      步驟四、在金屬氧化物介電材料層2上方沉積一層多晶硅或金屬層3,對多晶硅或金屬層3、N或PMOS各自的薄氧化層、高介電層1及金屬氧化物介電材料層2進行刻蝕,僅保留用于制備NMOS及PMOS各自的柵極的部分多晶硅或金屬層3、N或PMOS各自的薄氧化層、高介電層1及金屬氧化物介電材料層2,分別形成NMOS及PMOS各自的柵極;
      步驟五、進行NM0S、PM0S各自的漏源區(qū)離子注入,其中,NMOS的離子注入?yún)^(qū)中靠近第一離子注入?yún)^(qū)域的為NMOS的漏極;PMOS的離子注入?yún)^(qū)中靠近第二離子注入?yún)^(qū)域的為PMOS的漏極。實施例2
      如圖2所示,在本實施例中,CMOS柵極的襯底上,從下至上依次覆蓋有高介電層1、金屬氧化物介電材料層2和一多晶硅或金屬層3,(其中,所述高介電層1下方可選地可以生長一薄氧化層)且通過對所述多晶硅或金屬層3上注入不同功函數(shù)的離子,從而調(diào)整柵極局部的功函數(shù)。且本實施例是對整個多晶硅或金屬層(Full Poly或Metal)進行功函數(shù)調(diào)整。如圖,在所述CMOS器件的NMOS與PMOS的柵極均包含一高介電層1、一金屬氧化物介電材料層2和一多晶硅或金屬層3,所述金屬氧化物介電材料層2覆蓋于所述高介電層1 上方,而所述多晶硅或金屬層3覆蓋于所述金屬氧化物介電材料層2上方,高介電層下方可選地可以生長一薄氧化層。在所述多晶硅或金屬層3中靠近漏極處注入有改變所述柵極靠近漏極端處功函數(shù)的離子;其中,在NMOS柵極中的所述多晶硅或金屬層3中,所述離子為擁有大功函數(shù)的離子,這樣有效增加所述金屬氧化物介電材料層2和多晶硅或金屬層3中,靠近漏端部分22和32的功函數(shù),使得所述金屬氧化物介電材料層2和多晶硅或金屬層3靠近漏端部分22和32的功函數(shù)大于靠近源極端部分21和31的功函數(shù);所述的PMOS柵極的所述金屬氧化物介電材料層2和多晶硅或金屬層3中,所述離子為擁有小功函數(shù)的離子,從而有效降低所述金屬氧化物介電材料層2和多晶硅或金屬層3中靠近漏端部分M和34的功函數(shù),使得在所述金屬氧化物介電材料層2和多晶硅或金屬層3中,靠近漏極端部分M和34的功函數(shù)小于靠近源極端部分23和33的功函數(shù)。如圖5所示,在制備上述結(jié)構(gòu)的CMOS器件過程中,其步驟包括 步驟一在襯底上確立N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域; 步驟二、在襯底的N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上沉積一層高
      介電層1、一層金屬氧化物介電材料層2和一層多晶硅或金屬層3,高介電層1下方可選地可以生長一薄氧化層,所述一層所述金屬氧化物介電材料層2覆蓋于所述高介電層1上方, 所述多晶硅或金屬層3位于所述金屬氧化物介電材料層2上方;其中,所述高介電層1下方可選擇性地形成一薄氧化層;
      步驟三、通過光刻工藝,在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的多晶硅或金屬層3上方覆蓋一層光阻5 ;
      并在所述在N型MOS晶體管制備區(qū)域上方的光阻5上形成開口 61,并通過光阻5上的開口 61向于開口 61中暴露的多晶硅或金屬層3注入擁有大功函數(shù)的離子,以形成第一離子注入?yún)^(qū)域73,將光阻去除;
      通過光刻工藝,在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的多晶硅或金屬層3上方覆蓋一層光阻5’ ;
      并在P型MOS晶體管制備區(qū)域上方的光阻5’上的形成開口 62,并通過光阻5’上的開口 62向于開口中暴露的多晶硅或金屬層3注入擁有小功函數(shù)的離子,以形成第二離子注入?yún)^(qū)域74 ;
      步驟四、對所述多晶硅或金屬層3、N或PMOS各自的薄氧化層、高介電層1及金屬氧化物介電材料層2進行刻蝕,僅保留用于制備NMOS及PMOS各自的柵極的部分多晶硅或金屬層3、N或PMOS各自的薄氧化層、高介電層1及金屬氧化物介電材料層2,分別形成NMOS及 PMOS各自的柵極;
      步驟五、進行NM0S、PM0S各自的漏源區(qū)離子注入,其中,NMOS的離子注入?yún)^(qū)中靠近第一離子注入?yún)^(qū)域的為NMOS的漏極;PMOS的離子注入?yún)^(qū)中靠近第二離子注入?yún)^(qū)域的為PMOS的漏極。經(jīng)試驗論證,該種結(jié)構(gòu)的MOS可以有效防止離子注入引起擊穿現(xiàn)象(punch through)時造成CMOS器件失效。實施例3:
      如圖3所示,本實施例中,金屬氧化物介電材料層2的上方覆蓋有兩層多晶硅或金屬層,第一多晶硅或金屬層3和第二多晶硅或金屬層4,其中,所述第二多晶硅或金屬層4覆蓋于所述第一多晶硅或金屬層3的上方,且唯有所述第一多晶硅或金屬層3靠近漏極端注入了不同功函數(shù)的離子。且本實施例對于整個多晶硅或金屬層(多晶硅或金屬層3與多晶硅或金屬層4)而言是對半層多晶硅或金屬層(Half Poly或Metal)進行功函數(shù)調(diào)整。本實施例與實施例2不同之處,在于本實施例包括兩層多晶硅或金屬層,第一多晶硅或金屬層3與第二多晶硅或金屬層4。所述第一多晶硅或金屬層3靠近漏極處注入有改變所述金屬氧化物介電材料層2和第一多晶硅或金屬層3靠近漏極端處功函數(shù)的離子; 而所述第二多晶硅或金屬層4未注入上述不同功函數(shù)的離子。其中,在NMOS柵極中的所述第一多晶硅或金屬層3中,所述離子為擁有大功函數(shù)的離子,這樣有效增加所述第一多晶硅或金屬層3中,靠近漏端部分31的功函數(shù),使得所述第一多晶硅或金屬層3靠近漏端部分32的功函數(shù)大于靠近源極端部分31的功函數(shù),這樣使得NMOS柵極中,在靠近漏極端部分32的功函數(shù)大于在靠近源極端部分31的功函數(shù);而在所述的PMOS柵極中,所述離子為擁有小功函數(shù)的離子,從而有效降低所述第一多晶硅或金屬層3中靠近漏端部分34的功函數(shù),使得在所述第一多晶硅或金屬層3中,靠近漏極端部分34的功函數(shù)小于靠近源極端部分33的功函數(shù),這樣使得PMOS柵極中,在靠近漏極端部分的功函數(shù)小于在靠近源極端部分的功函數(shù)。如圖6所示,在制備上述結(jié)構(gòu)的CMOS器件過程中,其步驟包括 步驟一在襯底上確立N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域; 步驟二、在襯底的N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上沉積一層高
      介電層1、一層金屬氧化物介電材料層2和一層多晶硅或金屬層3,(其中,所述高介電層1下方可選地可以生長一薄氧化層),該多晶硅或金屬層3為第一多晶硅或金屬層3 ;所述一層所述金屬氧化物介電材料層2覆蓋于所述高介電層1上方,所述第一多晶硅或金屬層3位于所述金屬氧化物介電材料層2上方;
      步驟三、通過光刻工藝,在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的第一多晶硅或金屬層3上方覆蓋一層光阻5 ;
      并在所述在N型MOS晶體管制備區(qū)域上方的光阻5上形成開口 61,并通過光阻5上的開口 61向于開口 61中暴露的第一多晶硅或金屬層3注入擁有大功函數(shù)的離子,以形成第一離子注入?yún)^(qū)域73,將光阻去除;
      通過光刻工藝,在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的第一多晶硅或金屬層3上方覆蓋一層光阻5’ ;
      并在P型MOS晶體管制備區(qū)域上方的光阻5’上的形成開口 62,并通過光阻5’上的開口 62向于開口中暴露的第一多晶硅或金屬層3注入擁有小功函數(shù)的離子,以形成第二離子注入?yún)^(qū)域74;
      步驟四、在所述第一多晶硅或金屬層3上方再次沉積一層多晶硅或金屬層4,即第二多晶硅或金屬層4 ;對兩層所述的多晶硅或金屬層、N或PMOS各自的薄氧化層、高介電層1及金屬氧化物介電材料層2進行刻蝕,僅保留用于制備NMOS及PMOS各自的柵極的部分多晶硅或金屬層3和4、N或PMOS各自的薄氧化層、高介電層1及金屬氧化物介電材料層2,分別形成NMOS及PMOS各自的柵極;
      步驟五、進行NM0S、PM0S各自的漏源區(qū)離子注入,其中,NMOS的離子注入?yún)^(qū)中靠近第一離子注入?yún)^(qū)域的為NMOS的漏極;PMOS的離子注入?yún)^(qū)中靠近第二離子注入?yún)^(qū)域的為PMOS的漏極。且經(jīng)試驗論證,該種結(jié)構(gòu)的MOS可以有效防止離子注入引起擊穿現(xiàn)象(punchthrough)時造成CMOS器件失效。 以上對本發(fā)明的具體實施例進行了詳細描述,但其只是作為范例,本發(fā)明并不限制于以上描述的具體實施例。對于本領(lǐng)域技術(shù)人員而言,任何對本發(fā)明進行的等同修改和替代也都在本發(fā)明的范疇之中。因此,在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改,都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
      權(quán)利要求
      1.一種抑制漏極感應(yīng)勢壘降低效應(yīng)的CMOS器件,所述CMOS器件包括N型MOS晶體管和P型MOS晶體管,其特征在于,在所述N型MOS晶體管和P型MOS晶體管的柵極中,均包括一高介電層及位于所述高介電層上方的一金屬氧化物介電材料層;N型、P型MOS晶體管各自所包含的金屬氧化物介電材料層靠近各自漏極端的功函數(shù)通過離子注入而發(fā)生改變,使得所述柵極靠近源極端與靠近漏極端的功函數(shù)存在差異;其中,在所述N型MOS晶體管的柵極的金屬氧化物介電材料層中,靠近漏極端注入有擁有大功函數(shù)的離子,增高溝道靠近漏端的電子勢壘,從而抑制N型半導(dǎo)體漏極感應(yīng)勢壘降低效應(yīng);在所述P型MOS晶體管中的柵極的金屬氧化物介電材料層中,靠近漏極端注入有擁有小功函數(shù)的離子,增高溝道靠近漏端的空穴勢壘,從而抑制P型半導(dǎo)體漏極感應(yīng)勢壘降低效應(yīng)。
      2.根據(jù)權(quán)利要求1所述的CMOS器件,其特征在于,所述高介電層下方還包括一層薄氧化層。
      3.根據(jù)權(quán)利要求1或2所述的CMOS器件,其特征在于,所述N型MOS晶體管與P型MOS 晶體管的柵極還進一步包括一多晶硅或金屬層,所述多晶硅或金屬層覆蓋于所述金屬氧化物介電材料層上方;所述的N型MOS晶體管柵極的所述金屬氧化物介電材料層和多晶硅或金屬層中靠近漏極端部分注入有擁有大功函數(shù)的離子;所述的P型MOS晶體管柵極的所述金屬氧化物介電材料層和多晶硅或金屬層中靠近漏極端部分注入有擁有小功函數(shù)的離子。
      4.根據(jù)權(quán)利要求1或2所述的CMOS器件,其特征在于,所述N型MOS晶體管與P型MOS 晶體管的柵極的所述金屬氧化物介電材料層上方還進一步覆蓋有兩層多晶硅或金屬層,即第一多晶硅或金屬層和第二多晶硅或金屬層;所述第一多晶硅或金屬層覆蓋于所述金屬氧化物介電材料層上方,所述第二多晶硅或金屬層覆蓋于所述第一多晶硅或金屬層上方;在所述的N型MOS晶體管柵極的所述金屬氧化物介電材料層和第一多晶硅或金屬層中,靠近漏極端部分注入有擁有大功函數(shù)的離子;在所述的P型MOS晶體管柵極的所述金屬氧化物介電材料層和第一多晶硅或金屬層中,靠近漏極端部分注入有擁有小功函數(shù)的離子;所述N型MOS晶體管與P型MOS晶體管的柵極的第二多晶硅或金屬層中均未注入擁有大功函數(shù)或較小的離子。
      5.根據(jù)權(quán)利要求1中任意條所述的CMOS器件,其特征在于,所述的擁有大功函數(shù)的離子為以8、(、六1、11、0、附、66、六8、56、詘、卩(1、1^、1^、卩扒六11、取或卩0元素為基的離子;所述的擁有小功函數(shù)的離子為以 Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、 Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac 或 Th 元素為基的離子。
      6.一種制備權(quán)利要求1所述的抑制漏極感應(yīng)勢壘降低效應(yīng)的CMOS器件的方法,其特征在于,所述CMOS器件的制備過程中包括以下步驟步驟一、在襯底上確立N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域;步驟二、在襯底的N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方沉積一層高介電層和一層金屬氧化物介電材料層,所述金屬氧化物介電材料層覆蓋于所述高介電層上方;步驟三、通過光刻工藝,分別向襯底的N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的金屬氧化物介電材料層中的特定部分區(qū)域注入離子,改變所述金屬氧化物介電材料層的特定部分區(qū)域的功函數(shù),其中,在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的金屬氧化物介電材料層上方覆蓋一層光阻;并在N型MOS晶體管制備區(qū)域上方形成光阻上的開口,并通過光阻上的開口向于開口中暴露的金屬氧化物介電材料層注入擁有大功函數(shù)的離子,以形成第一離子注入?yún)^(qū)域,之后將光阻去除;在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的金屬氧化物介電材料層上方覆蓋一層光阻;并在P型MOS晶體管制備區(qū)域上方形成光阻上的開口,并通過光阻上的開口向于開口中暴露的金屬氧化物介電材料層注入擁有小功函數(shù)的離子,以形成第二離子注入?yún)^(qū)域;步驟四、在金屬氧化物介電材料層上方沉積一層多晶硅或金屬層,對多晶硅或金屬層、 N或PMOS各自的高介電層及金屬氧化物介電材料層進行刻蝕,僅保留用于制備NMOS及 PMOS各自的柵極的部分多晶硅或金屬層、N或PMOS各自的高介電層及金屬氧化物介電材料層,分別形成NMOS及PMOS各自的柵極;其中,NMOS的柵極包含第一離子注入?yún)^(qū)域及臨近第一離子注入?yún)^(qū)域部分金屬氧化物介電材料層,PMOS的柵極包含第二離子注入?yún)^(qū)域及臨近第二離子注入?yún)^(qū)域部分金屬氧化物介電材料層;步驟五、進行NM0S、PM0S各自的漏源區(qū)離子注入,其中,NMOS的離子注入?yún)^(qū)中靠近第一離子注入?yún)^(qū)域的為NMOS的漏極;PMOS的離子注入?yún)^(qū)中靠近第二離子注入?yún)^(qū)域的為PMOS的漏極。
      7.根據(jù)權(quán)利要求6所述的CMOS器件,其特征在于,所述的擁有大功函數(shù)的離子為以B、 C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg 或 Po 元素為基的離子;所述的擁有小功函數(shù)的離子為以 Li、Mg、Ca、&、Mn、Ga、Rb、Sr、Y、&、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、 Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac 或 Th 元素為基的離子。
      8.根據(jù)權(quán)利要求6所述的CMOS器件,其特征在于,在所述步驟一中,可在所述高介電層形成前,可在所述襯底上先沉積一層薄氧化層,所述薄氧化層位于所述高介電層下方;并在所述步驟四中,對所述薄氧化層進行蝕刻,分別形成NMOS及PMOS各自的柵極。
      9.一種制備權(quán)利要求3所述的抑制漏極感應(yīng)勢壘降低效應(yīng)的CMOS器件的方法,其特征在于,所述CMOS器件的制備過程中包括以下步驟步驟一、在襯底上確立N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域;步驟二、在襯底的N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方沉積一層高介電層、一層金屬氧化物介電材料層和一層多晶硅或金屬層,所述一層所述金屬氧化物介電材料層覆蓋于所述高介電層上方,所述多晶硅或金屬層位于所述金屬氧化物介電材料層上;步驟三、通過光刻工藝,分別向襯底的N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的金屬氧化物介電材料層和多晶硅或金屬層中的特定部分區(qū)域中注入離子,改變所述金屬氧化物介電材料層和多晶硅或金屬層的特定部分區(qū)域的功函數(shù),其中,在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的金屬氧化物介電材料層上方覆蓋一層光阻;并在N型MOS晶體管制備區(qū)域上方形成光阻上的開口,并通過光阻上的開口向于開口中暴露的多晶硅或金屬層部分中注入擁有大功函數(shù)的離子,以形成第一離子注入?yún)^(qū)域,將光阻去除;在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域上方的金屬氧化物介電材料層上方覆蓋一層光阻;并在P型MOS晶體管制備區(qū)域上方形成光阻上的開口,并通過光阻上的開口向于開口中暴露的多晶硅或金屬層中注入擁有小功函數(shù)的離子,以形成第二離子注入?yún)^(qū)域;步驟四、對所述多晶硅或金屬層、N或PMOS各自的高介電層及金屬氧化物介電材料層進行刻蝕,僅保留用于制備NMOS及PMOS各自的柵極的部分多晶硅或金屬層、N或PMOS各自的高介電層及金屬氧化物介電材料層,分別形成NMOS及PMOS各自的柵極;其中,NMOS的柵極包含第一離子注入?yún)^(qū)域及臨近第一離子注入?yún)^(qū)域的部分,PMOS的柵極包含第二離子注入?yún)^(qū)域臨近第二離子注入?yún)^(qū)域的部分;步驟五、進行NM0S、PM0S各自的漏源區(qū)離子注入,其中,NMOS的離子注入?yún)^(qū)中靠近第一離子注入?yún)^(qū)域的為NMOS的漏極;PMOS的離子注入?yún)^(qū)中靠近第二離子注入?yún)^(qū)域的為PMOS的漏極。
      10.根據(jù)權(quán)利要求9所述的CMOS器件,其特征在于,在所述步驟一中,可在所述高介電層形成前,可在所述襯底上先沉積一層薄氧化層,所述薄氧化層位于所述高介電層下方;并在所述步驟四中,同時對所述薄氧化層進行蝕刻,分別形成NMOS及PMOS各自的柵極。
      11.根據(jù)權(quán)利要求9或10所述的方法,其特征在于,在所述步驟五中,將所述注入離子的多晶硅或金屬層定義為第一多晶硅或金屬層,并在所述第一多晶硅或金屬層上方再次沉積一層多晶硅或金屬層,即第二多晶硅或金屬層; 對兩層所述的多晶硅或金屬層、N或PMOS各自的、高介電層及金屬氧化物介電材料層進行刻蝕,分別形成NMOS及PMOS各自的柵極;其中,NMOS的柵極包含第一離子注入?yún)^(qū)域及臨近第一離子注入?yún)^(qū)域的部分,PMOS的柵極包含第二離子注入?yún)^(qū)域及臨近第二離子注入?yún)^(qū)域的部分。
      12.根據(jù)權(quán)利要求9所述的CMOS器件,其特征在于,所述的擁有大功函數(shù)的離子為以 B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg 或 Po 元素為基的離子;所述的擁有小功函數(shù)的離子為以 Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、 Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac 或 Th 元素為基的離子。
      全文摘要
      本發(fā)明提供了一種抑制漏極感應(yīng)勢壘降低效應(yīng)的CMOS器件及其制備方法,所述CMOS器件包括N型MOS晶體管和P型MOS晶體管,在所述N型MOS晶體管和P型MOS晶體管的柵極中,均包括高介電層、金屬氧化物介電材料層、多晶硅或金屬層,并通過向所述金屬氧化物介電材料層或多晶硅或金屬層中注入不同功函數(shù)的離子,從而增大N型MOS晶體管柵極靠近漏極端的功函數(shù),而減小P型MOS晶體管柵極靠近漏極端處功函數(shù),從而抑制CMOS器件的漏極感應(yīng)勢壘降低效應(yīng)。本發(fā)明通過改變CMOS器件柵極靠近漏極端的功函數(shù)而有效抑制DIBL效應(yīng)的同時,且不會造成漏端PN結(jié)漏電流額外增大,有效提高半導(dǎo)體芯片的性能;而且本方法工藝流程簡單,實施成本低,不會造成額外的成本負擔。
      文檔編號H01L21/8238GK102420226SQ20111016032
      公開日2012年4月18日 申請日期2011年6月15日 優(yōu)先權(quán)日2011年6月15日
      發(fā)明者謝欣云, 邱慈云, 陳玉文, 黃曉櫓 申請人:上海華力微電子有限公司
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