專(zhuān)利名稱(chēng)：一種抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝cmos器件及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路制造方法，尤其涉及一種抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件。
背景技術(shù)：
漏極感應(yīng)勢(shì)壘降低(Drain induction barrier lower, DIBL)效應(yīng)是在半導(dǎo)體制備工藝中，小尺寸場(chǎng)效應(yīng)晶體管(FET)中所出現(xiàn)的一種不良現(xiàn)象，即當(dāng)溝道長(zhǎng)度減小、漏區(qū)源區(qū)間電壓(Vds)增加，使得漏結(jié)與源結(jié)的耗盡層靠近時(shí)，溝道中的電力線(xiàn)可以從漏區(qū)穿越到源區(qū)，并導(dǎo)致源極端勢(shì)壘高度降低，從而使源區(qū)注入到溝道的載流子數(shù)量增加，結(jié)果導(dǎo)致漏極電流增加。而當(dāng)溝道長(zhǎng)度越短時(shí)，DIBL效應(yīng)就越嚴(yán)重。這種DIBL效應(yīng)導(dǎo)致半導(dǎo)體器件閾值因受工作電壓影響而發(fā)生偏移，并使得半導(dǎo)體的泄漏電流增加，柵極能力出現(xiàn)減弱現(xiàn)象。其對(duì)于半導(dǎo)體發(fā)展的主要影響表現(xiàn)在以下三個(gè)方面1)使場(chǎng)效應(yīng)晶體管(FET)的閾值電壓降低，影響到器件的整個(gè)性能；2)使輸出伏安特性曲線(xiàn)不飽和，即導(dǎo)致輸出交流電阻降低、器件的電壓增益下降；3)其限制小尺寸金屬氧化物半導(dǎo)體晶體管(MOSFET)尺寸進(jìn)一步縮小，限制極大規(guī)模集成電路(ULSI)的集成度進(jìn)一步提高。由于DIBL現(xiàn)象，阻礙了半導(dǎo)體小型多功能化進(jìn)一步發(fā)展。傳統(tǒng)抑制DIBL效應(yīng)的方法主要通過(guò)柵下面漏端附近的高摻雜來(lái)實(shí)現(xiàn)，其主要采取的方法有以下幾種，l)Halo雜質(zhì)注入；2)溝道埋層雜質(zhì)注入；3)源區(qū)/漏區(qū)(S/D)淺結(jié)； 4)薄柵氧層；5)高襯底雜質(zhì)濃度；6)高襯底偏置電壓。然而采用上述方法在抑制DIBL的同時(shí)漏端PN結(jié)漏電流也隨之增大。為了避免在抑制DIBL效應(yīng)顯現(xiàn)同時(shí)所帶來(lái)的新問(wèn)題， 有人采用絕緣體上硅(Silicon on Insulator, S0I)襯底或是在硅襯底中預(yù)先決定的區(qū)域中引入空洞的空洞層上硅(Silicon on Nothing, SON)襯底，從而抑制在半導(dǎo)體制備過(guò)程中的DIBL效應(yīng)。但上述兩種襯底的制備工藝復(fù)雜，成本高。
而且上述所有這些用于抑制DIBL效應(yīng)的方法都使得靠近漏端的電場(chǎng)更多受柵電壓控制，從而達(dá)到抑制DIBL效應(yīng)，非通過(guò)PN結(jié)勢(shì)壘控制靠近漏端的電場(chǎng)從而達(dá)到目的，其無(wú)法完全解決DIBL效應(yīng)的發(fā)生。

發(fā)明內(nèi)容
本發(fā)明提供了一種抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件，其針對(duì)現(xiàn)有抑制DIBL效應(yīng)的不足，通過(guò)向半導(dǎo)體柵極靠近漏極處注入離子從而局部改變柵極的功函數(shù)，從而達(dá)到抑制DIBL效應(yīng)的目的的同時(shí)，不會(huì)造成漏端PN結(jié)漏電流的額外增加。本發(fā)明一種抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件通過(guò)以下技術(shù)方案實(shí)現(xiàn)其目的
一種抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件，所述后柵極工藝CMOS器件包括N型MOS晶體管和P型MOS晶體管，其中，
在所述N型MOS晶體管和P型MOS晶體管的柵極中，均包括位于高介電層及覆蓋于所述高介電層上方的一金屬氧化物介電材料層，其中，所述高介電層下方還可以可選地生長(zhǎng)一薄氧化層。分別在所述N型MOS晶體管和P型MOS晶體管的柵極中各自的金屬氧化物介電材料層中，在靠近源極與漏極的兩端或其中一端注入離子，改變金屬氧化物介電材料層靠近源極漏極兩端或靠近漏極的一端的功函數(shù)；從而抑制N型MOS晶體管和P型MOS晶體管的漏極感應(yīng)勢(shì)壘降低效應(yīng)。上述的后柵極工藝CMOS器件，其中，在所述高介電層下方還包括一層薄氧化層。上述的后柵極工藝CMOS器件，其中，向所述N型MOS晶體管的柵極的金屬氧化物介電材料靠近漏極端中注入擁有大功函數(shù)的離子，增高靠近漏極端的溝道的電子勢(shì)壘，從而抑制N型半導(dǎo)體漏極感應(yīng)勢(shì)壘降低效應(yīng)；
向所述P型MOS晶體管中的柵極的金屬氧化物介電材料中注入擁有小功函數(shù)的離子， 增高靠近漏極端的溝道的空穴勢(shì)壘，從而以抑制P型半導(dǎo)體漏極感應(yīng)勢(shì)壘降低效應(yīng)。上述的后柵極工藝CMOS器件，其中，
向所述N型MOS晶體管的金屬氧化物介電材料層中，靠近漏極與源極兩端注入擁有大功函數(shù)的離子，使得所述金屬氧化物介電材料層中靠近漏極與源極兩端的功函數(shù)大于所述金屬氧化物介電材料層位于所述漏極與源極之間的中間部分的功函數(shù)；
向所述P型MOS晶體管的金屬氧化物介電材料層中，靠近漏極與源極兩端注入擁有小功函數(shù)的離子，使得所述金屬氧化物介電材料層中靠近漏極與源極兩端的功函數(shù)小于所述金屬氧化物介電材料層位于所述漏極與源極之間的中間部分的功函數(shù)。上述的后柵極工藝CMOS器件，其中，所述的擁有大功函數(shù)的離子為以B、C、Al、Ti、 Cr、Ni、Ge、As、Se、Rh, Pd、Te、Re、Pt、Au、Hg或Po元素為基的離子；所述的擁有小功函數(shù)的離子為以 Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、 Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac 或 Th 元素為基的離子。一種制備上述結(jié)構(gòu)的抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件的方法，其中，所述制備方法包括以下步驟，
步驟一在襯底上確立N型MOS晶體管和P型MOS晶體管的制備區(qū)域； 在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域均覆蓋一層高介電層及一層金屬氧化物介電材料層，其中，高介電層下方還可以可選地生長(zhǎng)一薄氧化層，；所述高介電層、 金屬氧化物介電材料層均形成在柵極槽中；
步驟二 分別向N型MOS晶體管和P型MOS晶體管的柵極槽內(nèi)，裸露在外的金屬氧化物介電材料層靠近漏極端處注入離子，從而改變各自柵極槽內(nèi)靠近漏極端部分的金屬氧化物介電材料層的功函數(shù)；
其中，向所述N型MOS晶體管柵極槽內(nèi)的金屬氧化物介電材料層中注入擁有大功函數(shù)的離子；
向所述P型MOS晶體管柵極槽內(nèi)的金屬氧化物介電材料層中注入擁有小功函數(shù)的離子。步驟三向所述柵極槽內(nèi)壁及底部覆蓋一層金屬阻擋層；并向所述柵極槽內(nèi)填充低電阻金屬，并完成柵極制備。所述的低電阻金屬優(yōu)選采用金屬鋁或者鈦或鉭的金屬化合物。上述的抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件的方法，其中，在所述步驟一中，在N型MOS晶體管制備區(qū)域和P型MOS晶體管的柵極槽中，位于所述高介電層下
方還覆蓋有一層薄氧化層。上述的抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件的方法，其中，
在所述步驟二中，采用傾斜注入法分別向N型MOS晶體管和P型MOS晶體管的柵極槽內(nèi)的金屬氧化物介電材料層的靠近漏極處注入改變所述金屬氧化物介電材料層功函數(shù)的
1 子。上述的方法，其中，在所述步驟二中，分別向N型MOS晶體管和P型MOS晶體管的柵極槽內(nèi)，裸露在外的金屬氧化物介電材料層靠近源極與漏極的兩端注入改變金屬氧化物介電材料層兩端的功函數(shù)的離子；
其中，向所述N型MOS晶體管柵極槽內(nèi)的金屬氧化物介電材料層靠近源極與漏極的兩端注入擁有大功函數(shù)的離子；
向所述P型MOS晶體管柵極槽內(nèi)的金屬氧化物介電材料層靠近源極與漏極的兩端注入擁有小功函數(shù)的離子。上述的方法，其中，所述的離子注入方法采用傾斜注入法，即將離子采用180度雙向注入，或是90度四向?qū)㈦x子由所述柵極槽開(kāi)口處傾斜注入到金屬氧化物介電材料層靠近源極與漏極的兩端。上述的方法，其中，在所述步驟二中，分步向N型MOS晶體管和P型MOS晶體管的柵極槽內(nèi)的金屬氧化物介電材料中注入改變其各自?xún)?nèi)部的金屬氧化物介電材料層功函數(shù)的離子，其中，在完成N型MOS晶體管或P型MOS晶體管其中一個(gè)的金屬氧化物介電材料層離子注入后，采用光阻覆蓋住先完成的N型MOS晶體管或P型MOS晶體的管柵極槽開(kāi)口，之后再向另一個(gè)柵極槽內(nèi)注入改變其中的金屬氧化物介電材料層功函數(shù)的離子。上述的制備抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件的方法，其中，所述的擁有大功函數(shù)的離子為以 B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg 或 Po元素為基的離子；所述的擁有小功函數(shù)的離子為以L(fǎng)i、Mg、Ca、Sc、Mn、Ga、Rb, Sr、Y、Zr、 Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac 或 Th 元素為基的離子。本發(fā)明為先基本完成N型MOS晶體管和P型MOS晶體管的柵極的模型，其中包括源漏極的離子注入，源、漏極的確立，以及柵極的基本結(jié)構(gòu)確立，其中可選地，包括柵極分別在N型MOS晶體管和P型MOS晶體管柵極的最外圍包裹一層應(yīng)力通孔刻蝕停止層(CESL)， 其中，N型MOS晶體管和P型MOS晶體管的柵極的所述CESL采用不同應(yīng)力的材料制成。再通過(guò)在N型MOS晶體管和P型MOS晶體管的柵極上方開(kāi)一柵極槽，向柵極內(nèi)的金屬氧化物介電材料層注入可改變金屬氧化物介電材料層功函數(shù)的離子。上述工藝均為本領(lǐng)域半導(dǎo)體制備工藝中的常規(guī)技術(shù)，在本說(shuō)明書(shū)中不再做過(guò)多闡述。采用本發(fā)明抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件及其制備方法的優(yōu)點(diǎn)在于
采用本發(fā)明一種抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件通過(guò)在半導(dǎo)體制備過(guò)程中，增加半導(dǎo)體柵極靠近漏極端的電子勢(shì)壘/空穴勢(shì)壘從而有效抑制DIBL效應(yīng)，并
6在有效抑制DIBL效應(yīng)的同時(shí)，不會(huì)造成漏端PN結(jié)漏電流額外增大，有效提高半導(dǎo)體芯片的性能；而且本方法工藝流程簡(jiǎn)單，實(shí)施成本低，不會(huì)造成額外的成本負(fù)擔(dān)。


圖1為本發(fā)明的實(shí)施例1的結(jié)構(gòu)示意圖； 圖2為本發(fā)明的實(shí)施例2的結(jié)構(gòu)示意圖3為本發(fā)明的實(shí)施例1的制備過(guò)程示意圖； 圖4為本發(fā)明的實(shí)施例2的制備過(guò)程示意圖。
具體實(shí)施例方式一種抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件，CMOS器件包括N型金屬氧化物半導(dǎo)體(NMOS)晶體管和P型金屬氧化物半導(dǎo)體(PMOS)晶體管，在所述N型MOS晶體管的柵極中，通過(guò)向N型MOS晶體管的柵極靠近漏極端，或是同時(shí)向靠近源極、漏極兩端注入擁有大功函數(shù)的離子，從而提高N型MOS晶體管的柵極靠近漏極端一端，或是同時(shí)提高柵極中靠近源極、漏極兩端的功函數(shù)，使在工作時(shí)，所述柵極在所需的平帶電壓變大，這樣使得在其溝道中，靠近漏極端的電子勢(shì)壘或靠近源極與漏極端的電子勢(shì)壘同時(shí)增大，從而有效抑制N型半導(dǎo)體漏極感應(yīng)勢(shì)壘降低效應(yīng)；
而在所述P型MOS晶體管中的柵極中，通過(guò)向P型MOS晶體管的柵極靠近漏極端，或是同時(shí)向靠近源極、漏極兩端注入擁有小功函數(shù)的離子，從而減小P型MOS晶體管的柵極靠近漏極端一端，或是同時(shí)減小柵極中靠近源極、漏極兩端的功函數(shù)，使在工作時(shí)，所述柵極在所需的平帶電壓絕對(duì)值變大，這樣使得在其溝道中，靠近漏極端的空穴勢(shì)壘或靠近源極與漏極端的空穴勢(shì)壘同時(shí)增大，從而有效抑制P型半導(dǎo)體漏極感應(yīng)勢(shì)壘降低效應(yīng)。而上述在NMOS中，采用的所述的擁有大功函數(shù)的離子可以為以B、C、Al、Ti、Cr、 Ni、Ge、As、Se、Rh, Pd、Te、Re、Pt、Au、Hg或Po元素為基的離子；而在PMOS中，所采用的所述的擁有小功函數(shù)的離子可以為以L(fǎng)i、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、 Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac 或 Th 元素為基的離子。下面通過(guò)具體實(shí)施例對(duì)于本發(fā)明作進(jìn)一步闡述，但本發(fā)明的保護(hù)范圍并不局限于這些實(shí)施例。實(shí)施例1
如圖1所示，本發(fā)明提供了一種抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件， 所述后柵極工藝CMOS器件包括N型MOS晶體管和P型MOS晶體管。在所述N型MOS晶體管和P型MOS晶體管的柵極中，均包括一高介電層1及覆蓋于所述高介電層1上方的一金屬氧化物介電材料層2，高介電層1下方可以還包括可選地生長(zhǎng)一薄氧化層。其中，在所述N型MOS晶體管的金屬氧化物介電材料層2中，在靠近漏極端部分21 注入有擁有大功函數(shù)的離子，這樣提高了所述金屬氧化物介電材料層2靠近漏極端部分21 的功函數(shù)，在使用過(guò)程中，增大了柵極在漏極端所需的平帶電壓，這樣使得在其溝道中，靠近漏極端的電子勢(shì)壘大于靠近源極端的電子勢(shì)壘，從而有效抑制N型半導(dǎo)體漏極感應(yīng)勢(shì)壘降低效應(yīng)。在所述P型MOS晶體管中的柵極的金屬氧化物介電材料層2中，在靠近漏極端部分對(duì)注入有擁有小功函數(shù)的離子，從而減小了金屬氧化物介電材料層2靠近漏極端的功函數(shù)，使得在使用過(guò)程中，增大了柵極在漏端所需的平帶電壓絕對(duì)值，而在其溝道中，柵極靠近漏極端的空穴勢(shì)壘大于靠近源極端的空穴勢(shì)壘，從而有效抑制P型半導(dǎo)體漏極感應(yīng)勢(shì)壘降低效應(yīng)。圖中，在所述N型MOS晶體管與所述P型MOS晶體管的柵極槽內(nèi)，在所述金屬氧化物介電材料層2上方，以及所述柵極槽的內(nèi)壁均覆蓋有一層金屬阻擋層6，并且在柵極槽內(nèi)還填充有低電阻金屬7，如金屬鋁或者鈦或鉭的金屬化合物。而在所述CMOS器件的N型 MOS晶體管區(qū)域與所述P型MOS晶體管區(qū)域的源漏離子區(qū)域上方，以及兩個(gè)柵極的外圍，可選地，還可覆蓋有一層通孔刻蝕停止層(CESL)Sl和82，但值得注意的是，位于N型MOS晶體管區(qū)域的所述CESL81與位于P型MOS晶體管區(qū)域的CESL82為采用不同應(yīng)力的材料制成。而如圖3所示，上述實(shí)施例1的CMOS器件的制備方法包括以下步驟， 步驟一在襯底上確立N型MOS晶體管和P型MOS晶體管的制備區(qū)域；
在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域均覆蓋一層高介電層及一層金屬氧化物介電材料層，所述高介電層1下方還可以可選地生長(zhǎng)一薄氧化層。其中，所述高介電層1、金屬氧化物介電材料層2均形成在柵極槽中；
步驟二向N型MOS晶體管的柵極槽31內(nèi)的，裸露在外的金屬氧化物介電材料層2靠近漏極端部分21采用傾斜注入法注入擁有大功函數(shù)的離子，從而增大N型MOS晶體管的柵極槽31內(nèi)的金屬氧化物介電材料層2靠近漏極端的功函數(shù)。所述N型MOS晶體管的金屬氧化物介電材料層注入擁有大功函數(shù)的離子完成后， 用光阻5覆蓋所述柵極槽31，并向所述P型MOS晶體管的柵極槽32內(nèi)的金屬氧化物介電材料層2的靠近漏極端部分M采用傾斜注入法注入擁有小功函數(shù)的離子，從而減小P型MOS 晶體管的柵極槽32內(nèi)的金屬氧化物介電材料層2靠近漏極端的功函數(shù)。步驟三待離子注入完畢后，除去光阻5，并分別向所述兩個(gè)柵極槽31與32內(nèi)壁及底部覆蓋一層金屬阻擋層6 ；并向所述柵極槽內(nèi)31和32內(nèi)填充低電阻金屬7，采用的低電阻金屬優(yōu)選金屬鋁或者鈦或鉭的金屬化合物。之后再通過(guò)拋光等后續(xù)步驟完成N型MOS 晶體管和P型MOS晶體管柵極制備。所述的采用的擁有大功函數(shù)的離子為以B、C、Al、Ti、Cr、Ni、Ge、As、k、Rh、Pd、Te、 Re、Pt、Au、Hg或Po元素為基的離子；所述的擁有小功函數(shù)的離子為以L(fǎng)i、Mg、Ca、Sc、Mn、 Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、
Fr、Ra、Ac或Th元素為基的離子。需注意的是，在步驟二中，也可以先向P型MOS晶體管柵極的金屬氧化物介電材料層2的靠經(jīng)漏極端部分M注入擁有小功函數(shù)的離子，然后在向N型MOS晶體管柵極的金屬氧化物介電材料層2的靠經(jīng)漏極端部分21注入擁有大功函數(shù)的離子，即
向P型MOS晶體管的柵極槽32內(nèi)的，裸露在外的金屬氧化物介電材料層2靠近漏極端部分M采用傾斜注入法注入擁有小功函數(shù)的離子，從而減小P型MOS晶體管的柵極槽32 內(nèi)的金屬氧化物介電材料層2靠近漏極端的功函數(shù)。所述P型MOS晶體管的金屬氧化物介電材料層注入擁有小功函數(shù)的離子完成后， 用光阻5覆蓋所述柵極槽32，并向所述N型MOS晶體管的柵極槽31內(nèi)的金屬氧化物介電材料層2的靠近漏極端部分21采用傾斜注入法注入擁有大功函數(shù)的離子，從而增大N型MOS晶體管的柵極槽31內(nèi)的金屬氧化物介電材料層2靠近漏極端的功函數(shù)。其不影響最后制成的CMOS器件性能。而上述步驟為本發(fā)明中主要步驟的描述，其中步驟二中，N型MOS晶體管和P型 MOS晶體管的柵極的模型建造，其中包括源漏極的離子注入、源、漏極的確立、N型MOS晶體管和P型MOS晶體管的柵極上方開(kāi)一柵極槽、以及柵極分別在N型MOS晶體管和P型MOS 晶體管柵極的最外圍可選地包裹一層應(yīng)力通孔刻蝕停止層(CESL)，和在步驟三種的拋光等這些工序步驟均為半導(dǎo)體制造領(lǐng)域中常規(guī)技術(shù)，所以在本說(shuō)明書(shū)中不再詳細(xì)闡述。實(shí)施例2
如圖2所示，本實(shí)施例的CMOS結(jié)構(gòu)與上述實(shí)施例1的區(qū)別在于， 本實(shí)施例中，在N型MOS晶體管的柵極槽31內(nèi)的金屬氧化物介電材料層2靠近源極端部分25與靠近漏極端部分沈都注入有擁有大功函數(shù)的離子，從而提高所述介電材料靠近源極端部分25與靠近漏極端部分沈的功函數(shù)，使兩者的功函數(shù)大于漏極端與源極端中間部分27的功函數(shù)。這樣可以增大柵極在漏極端與源極端所需的平帶電壓，而在其溝道中， 靠近源極與漏極兩端的電子勢(shì)壘同時(shí)增大，從而有效抑制N型半導(dǎo)體漏極感應(yīng)勢(shì)壘降低效應(yīng)。而在P型MOS晶體管的柵極槽32內(nèi)的金屬氧化物介電材料層2靠近源極端部分 28與靠近漏極端部分四都注入有擁有小功函數(shù)的離子，從而減小所述金屬氧化物介電材料層2靠近源極端部分觀與靠近漏極端部分四的功函數(shù)，使兩者的功函數(shù)小于漏極端與源極端中間部分30的功函數(shù)。這樣也可以增大柵極在漏極端與源極端所需的平帶電壓絕對(duì)值，而在其溝道中，靠近源極與漏極兩端的空穴勢(shì)壘同時(shí)增大，從而有效抑制P型半導(dǎo)體漏極感應(yīng)勢(shì)壘降低效應(yīng)。而其制備方法實(shí)施例1不同之處在于，
在步驟二中，采用180度雙向注入，或是90度四向，向所述N型MOS晶體管柵極槽31 內(nèi)的金屬氧化物介電材料層2靠近源極端部分25與靠近漏極端部分沈同時(shí)注入擁有大功函數(shù)的離子；
而向所述P型MOS晶體管柵極槽32內(nèi)的金屬氧化物介電材料層2靠近源極端部分觀與靠近漏極端部分四，采用180度雙向注入，或是90度四向同時(shí)注入擁有小功函數(shù)的離子。從而改變P型MOS晶體管的柵極槽32與N型MOS晶體管的柵極槽31內(nèi)的金屬氧化物介電材料層2靠近源極與靠近漏極兩端的功函數(shù)。以上對(duì)本發(fā)明的具體實(shí)施例進(jìn)行了詳細(xì)描述，但其只是作為范例，本發(fā)明并不限制于以上描述的具體實(shí)施例。對(duì)于本領(lǐng)域技術(shù)人員而言，任何對(duì)本發(fā)明進(jìn)行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改，都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件，所述后柵極工藝CMOS器件包括N型MOS晶體管和P型MOS晶體管，其特征在于，在所述N型MOS晶體管和P型MOS晶體管的柵極中，均包括一高介電層及覆蓋于所述高介電層上方的一金屬氧化物介電材料層；分別在所述N型MOS晶體管和P型MOS晶體管的柵極中各自的金屬氧化物介電材料層中，在靠近源極與漏極的兩端或其中一端注入離子，改變金屬氧化物介電材料層靠近源極的一端或靠近漏極的一端的功函數(shù)；從而抑制N型MOS 晶體管和P型MOS晶體管的漏極感應(yīng)勢(shì)壘降低效應(yīng)。
2.根據(jù)權(quán)利要求1所述的后柵極工藝CMOS器件，其特征在于，在所述高介電層下方還包括一層薄氧化層。
3.根據(jù)權(quán)利要求1或2所述的后柵極工藝CMOS器件，其特征在于，向所述N型MOS晶體管的柵極的金屬氧化物介電材料層靠近漏極端中注入擁有大功函數(shù)的離子，增高靠近漏極端的溝道的電子勢(shì)壘，從而抑制N型半導(dǎo)體漏極感應(yīng)勢(shì)壘降低效應(yīng)；向所述P型MOS晶體管中的柵極的金屬氧化物介電材料層中注入擁有小功函數(shù)的離子，增高靠近漏極端的溝道的空穴勢(shì)壘，從而抑制P型半導(dǎo)體漏極感應(yīng)勢(shì)壘降低效應(yīng)。
4.根據(jù)權(quán)利要求3所述的后柵極工藝CMOS器件，其特征在于，向所述N型MOS晶體管的金屬氧化物介電材料層中，靠近漏極與源極兩端注入擁有大功函數(shù)的離子，使得所述金屬氧化物介電材料層中靠近漏極與源極兩端的功函數(shù)大于所述金屬氧化物介電材料層位于所述漏極與源極之間的中間部分的功函數(shù)；向所述P型MOS晶體管的金屬氧化物介電材料層中，靠近漏極與源極兩端注入擁有小功函數(shù)的離子，使得所述金屬氧化物介電材料層中靠近漏極與源極兩端的功函數(shù)小于所述金屬氧化物介電材料層位于所述漏極與源極之間的中間部分的功函數(shù)。
5.根據(jù)權(quán)利要求1中所述的后柵極工藝CMOS器件，其特征在于，所述的擁有大功函數(shù)的離子為以 B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg 或 Po 元素為基的離子；所述的擁有小功函數(shù)的離子為以L(fǎng)i、Mg、Ca、Sc、Mn、Ga、Rb、Sr、YJr、Nb、In、Cs、Ba、La、 Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac 或 Th 元素為基的離子。
6.一種制備權(quán)利要求3所述的抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件的方法，其特征在于，所述制備方法包括以下步驟，步驟一在襯底上確立N型MOS晶體管和P型MOS晶體管的制備區(qū)域；在N型MOS晶體管制備區(qū)域和P型MOS晶體管制備區(qū)域覆蓋一層高介電層及一層金屬氧化物介電材料層，所述高介電層、金屬氧化物介電材料層均形成在柵極槽中；步驟二 分別向N型MOS晶體管和P型MOS晶體管的柵極槽內(nèi)，裸露在外的金屬氧化物介電材料層靠近漏極端處注入離子，從而改變各自柵極槽內(nèi)靠近漏極端部分的金屬氧化物介電材料層的功函數(shù)；其中，向所述N型MOS晶體管柵極槽內(nèi)的金屬氧化物介電材料層中注入擁有大功函數(shù)的離子；向所述P型MOS晶體管柵極槽內(nèi)的金屬氧化物介電材料層中注入擁有小功函數(shù)的離子；步驟三向所述柵極槽內(nèi)壁及底部覆蓋一層金屬阻擋層；并向所述柵極槽內(nèi)填充低電阻金屬，并完成柵極制備。
7.根據(jù)權(quán)利要求6所述的抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件的方法，其特征在于，在所述步驟一中，在N型MOS晶體管制備區(qū)域和P型MOS晶體管的柵極槽中，位于所述高介電層下方還覆蓋有一層薄氧化層。
8.根據(jù)權(quán)利要求6所述的抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件的方法，其特征在于，在所述步驟二中，采用傾斜注入法分別向N型MOS晶體管和P型MOS晶體管的柵極槽內(nèi)的金屬氧化物介電材料層的靠近漏極端注入改變所述金屬氧化物介電材料層功函數(shù)的1 子。
9.根據(jù)權(quán)利要求6所述的方法，其特征在于，在所述步驟二中，分別向N型MOS晶體管和P型MOS晶體管的柵極槽內(nèi)，裸露在外的金屬氧化物介電材料層靠近源極與漏極的兩端注入改變金屬氧化物介電材料層兩端的功函數(shù)的離子；其中，向所述N型MOS晶體管柵極槽內(nèi)的金屬氧化物介電材料層靠近源極與漏極的兩端注入擁有大功函數(shù)的離子；向所述P型MOS晶體管柵極槽內(nèi)的金屬氧化物介電材料層靠近源極與漏極的兩端注入擁有小功函數(shù)的離子。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，所述的離子注入方法采用傾斜注入法， 即將離子采用180度雙向注入，或是90度四向?qū)㈦x子由所述柵極槽開(kāi)口處傾斜注入到金屬氧化物介電材料層靠近源極與漏極的兩端。
11.根據(jù)權(quán)利要求6至10中的任意條所述的方法，其特征在于，在所述步驟二中，分步向N型MOS晶體管和P型MOS晶體管的柵極槽內(nèi)的金屬氧化物介電材料層中注入改變其各自?xún)?nèi)部的金屬氧化物介電材料層功函數(shù)的離子，其中，在完成N型MOS晶體管或P型MOS晶體管其中一個(gè)的金屬氧化物介電材料層離子注入后，采用光阻覆蓋住先完成的N型MOS晶體管或P型MOS晶體的管柵極槽開(kāi)口，之后再向另一個(gè)柵極槽內(nèi)注入改變其中的金屬氧化物介電材料層功函數(shù)的離子。
12.根據(jù)權(quán)利要求11所述的制備抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件的方法，其特征在于，所述的擁有大功函數(shù)的離子為以B、C、Al、Ti、Cr、Ni、Ge、As、Se、詘、 Pd、Te、Re、Pt、Au、Hg或Po元素為基的離子；所述的擁有小功函數(shù)的離子為以L(fǎng)i、Mg、Ca、 Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、 Ta、Hk Fr、Ra、Ac或Hi元素為基的離子。
全文摘要
本發(fā)明提供了一種抑制漏極感應(yīng)勢(shì)壘降低效應(yīng)的后柵極工藝CMOS器件及其制備方法，所述CMOS器件包括N型MOS晶體管和P型MOS晶體管，在所述N型MOS晶體管和P型MOS晶體管柵極的柵極槽中，均包括一金屬氧化物介電材料層，并通過(guò)向所述金屬氧化物介電材料層注入不同功函數(shù)的離子，從而增大N型MOS晶體管柵極靠近漏極端或是靠近漏極與源極兩端的功函數(shù)，而減小P型MOS晶體管柵極靠近漏極端或是靠近漏極與源極兩端的功函數(shù)，從而抑制CMOS器件的漏極感應(yīng)勢(shì)壘降低效應(yīng)。本發(fā)明通過(guò)改變CMOS器件漏極端或是靠近漏極與源極兩端的功函數(shù)而有效抑制DIBL效應(yīng)的同時(shí)，不會(huì)造成漏端PN結(jié)漏電流額外增大，有效提高半導(dǎo)體芯片的性能；而且本方法工藝流程簡(jiǎn)單，實(shí)施成本低，不會(huì)造成額外的成本負(fù)擔(dān)。
文檔編號(hào)H01L27/092GK102420227SQ20111016032
公開(kāi)日2012年4月18日 申請(qǐng)日期2011年6月15日 優(yōu)先權(quán)日2011年6月15日
發(fā)明者謝欣云, 邱慈云, 陳玉文, 黃曉櫓 申請(qǐng)人:上海華力微電子有限公司