專利名稱：包括外延區(qū)域的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件的制造，更具體地說，涉及包括外延區(qū)域的半導(dǎo)體器件。
背景技術(shù)：
半導(dǎo)體エ業(yè)在追求較高器件密度、較高性能、以及較低成本的較小技術(shù)節(jié)點(diǎn)處理方面取得進(jìn)步。用于改進(jìn)的器件性能的一種處理包括創(chuàng)建用于增強(qiáng)的晶體管器件性能的源極/漏極的外延區(qū)域。外延區(qū)域提供增強(qiáng)載流子遷移率的應(yīng)變區(qū)域。然而，問題可能來自生長外延區(qū)域的處理。這些問題包括在器件的其他區(qū)域上的生長不必要外延材料。例如，柵極疊層的側(cè)壁的暴露可能導(dǎo)致在柵極疊層上的不需要外延生長。由于該生長的形狀，該生長的特征可能為“蘑菇形”。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一方面提供ー種方法，該方法包括提供基板；在基板上形成與柵極結(jié)構(gòu)鄰接的第一隔離材料層，其中，第一隔離材料層包括硅和碳；形成覆蓋在第一隔離材料層上的第二隔離材料層；同時(shí)蝕刻第一隔離材料層和第二隔離材料層，以分別形成第一隔離層和第二隔離層；以及在與所述第一隔離層和第二隔離層接合的所述基板上形成外延區(qū)域。優(yōu)選地，該方法進(jìn)ー步包括在形成第一隔離材料層之前，形成低劑量漏極區(qū)域。優(yōu)選地，該方法進(jìn)ー步包括在形成外延區(qū)域之后，去除第二隔離層。優(yōu)選地，該方法進(jìn)ー步包括在去除第二隔離層之后，在基板上形成層間電介質(zhì)(ILD)層，其中，所述ILD層包括與所述第一隔離層接合的界面。優(yōu)選地，所述形成所述第一隔離材料層包括沉積SiCN。優(yōu)選地，形成所述第二隔離材料層包括沉積氮化硅。優(yōu)選地，所述同時(shí)蝕刻所述第一隔離材料層和所述第二隔離材料層包括從所述柵極結(jié)構(gòu)的頂面去除所述第一隔離材料層，并且使所述基板的區(qū)域暴露，在所述基板的區(qū)域中將形成所述外延區(qū)域。 優(yōu)選地，所述柵極結(jié)構(gòu)包括多晶硅。優(yōu)選地，所述柵極結(jié)構(gòu)包括覆蓋在所述多晶硅上的硬掩模層。優(yōu)選地，所述形成所述第一隔離材料層包括形成共形層，所述共形層在形成所述第二隔離材料層之前不被蝕刻。優(yōu)選地，該方法進(jìn)ー步包括從所述基板去除所述柵極結(jié)構(gòu)，其中，所述去除所述柵極結(jié)構(gòu)提供具有由所述第一隔離層材料限定的側(cè)壁的溝槽。根據(jù)本發(fā)明的另一方面，本發(fā)明提供ー種方法，該方法包括提供半導(dǎo)體基板；在所述半導(dǎo)體基板上形成偽柵極結(jié)構(gòu)；在所述偽柵極結(jié)構(gòu)的側(cè)壁上形成隔離元件襯層，其中，所述隔離元件襯層包括硅和碳；形成與所述隔離元件襯層鄰接的主隔離層；在鄰近所述隔離元件襯層和所述主隔離層的所述半導(dǎo)體基板上生長外延區(qū)域；在生長所述外延區(qū)域之后去除所述主隔離層；以及在去除所述主隔離層之后去除所述偽柵極結(jié)構(gòu)，其中，所述去除所述偽柵極結(jié)構(gòu)形成具有由所述隔離元件襯層限定的壁的溝槽。
優(yōu)選地，所述生長所述外延區(qū)域包括在所述外延區(qū)域和所述隔離元件襯層之間創(chuàng)建界面。優(yōu)選地，所述形成所述隔離元件襯層包括形成具有基本L-形的基本均勻厚度的層。優(yōu)選地，在所述形成所述主隔離層之前，不蝕刻所述隔離元件襯層。優(yōu)選地，該方法進(jìn)ー步包括在包括柵極電介質(zhì)和包含有金屬的電極的所述溝槽中形成柵極結(jié)構(gòu)以及，其中，所述柵極結(jié)構(gòu)具有與所述隔離元件襯層接合的界面。根據(jù)本發(fā)明的再一方面，本發(fā)明提供ー種器件，該器件包括半導(dǎo)體基板；柵極結(jié)構(gòu)，在所述半導(dǎo)體基板上；外延區(qū)域，設(shè)置在所述半導(dǎo)體基板上并且鄰近所述柵極結(jié)構(gòu)；隔離元件，具有基本均勻的厚度，與所述柵極結(jié)構(gòu)鄰接，并且具有與所述外延區(qū)域接合的至少ー個(gè)界面；以及層間電介質(zhì)層，在所述基板上，并且覆蓋在所述隔離元件上。優(yōu)選地，所述隔離元件包括硅和碳。優(yōu)選地，所述外延區(qū)域是硅鍺外延和硅外延中的至少ー個(gè)。優(yōu)選地，所述基本均勻的厚度小于約100埃。


當(dāng)讀取附圖時(shí)，本披露的多個(gè)方面可以從以下詳細(xì)說明最好地理解。需要強(qiáng)調(diào)的是，根據(jù)エ業(yè)中的標(biāo)準(zhǔn)實(shí)踐，多種特征不按比例繪制。事實(shí)上，為了論述清楚起見，多種特征的尺寸可以任意增加或減小。圖I是示出根據(jù)本披露的ー個(gè)或多個(gè)方面的方法的實(shí)施例的流程圖。圖2-圖6是與圖I的方法的步驟對(duì)應(yīng)的半導(dǎo)體器件的實(shí)施例的橫截面圖。圖7是根據(jù)本披露的ー個(gè)或多個(gè)方面的半導(dǎo)體器件的實(shí)施例的橫截面圖。圖8是示出根據(jù)本披露的ー個(gè)或多個(gè)方面的方法的實(shí)施例的流程圖。圖9至圖17是與圖8的方法的步驟對(duì)應(yīng)的半導(dǎo)體器件的實(shí)施例的橫截面圖。
具體實(shí)施例方式應(yīng)該明白，以下披露提供用于實(shí)現(xiàn)本發(fā)明的不同特征的多個(gè)不同實(shí)施例或?qū)嵗?。以下描述組件和布置的特定實(shí)例，以簡化本披露。當(dāng)然，這些僅是實(shí)例并且不用于限制。而且，以下說明中第一部件在第二部件之上、上、或鄰接形成可以包括第一和第二部件直接接觸的實(shí)施例，并且還可以包括可以形成插入第一和第二部件的附加部件，使得第一和第二部件可以不直接接觸的實(shí)施例。為了簡單和清楚起見，多種部件可以按不同比例任意繪制。圖I中示出制造半導(dǎo)體器件的方法100。方法100開始于框102，其中，提供基板?；迨前雽?dǎo)體基板。參考圖2的實(shí)例，半導(dǎo)體器件200包括半導(dǎo)體基板202。在實(shí)施例中，基板202是晶體結(jié)構(gòu)的硅。其他典型材料包括其他基本半導(dǎo)體(諸如，鍺)或者化合物半導(dǎo)體(諸如，碳化硅、神化鎵、神化銦、以及磷化銦)。基板202可以是絕緣體上硅(SOI)基板。基板202包括有源區(qū)204和隔離區(qū)206。有源區(qū)204可以被適當(dāng)?shù)負(fù)诫s，以提供用于形成有源器件(諸如，NMOS場(chǎng)效應(yīng)晶體管(NFET)或PMOS場(chǎng)效應(yīng)晶體管(PFET)半導(dǎo)體器件)的區(qū)域。雖然如在此示出的，NFET區(qū)域設(shè)置在相對(duì)左邊，并且PFET區(qū)域設(shè)置在相對(duì)右邊，并且隔離區(qū)206插入兩者之間，但是大量配置都是可以的。隔離區(qū)204是淺溝槽隔離(STI)結(jié)構(gòu)。可以通過在光 刻圖案化之后使用諸如反應(yīng)離子蝕刻(RIE)的處理和/或其他合適處理，在基板202中蝕刻孔，來形成STI結(jié)構(gòu)。然后，孔可以填充有絕緣體材料，諸如，氧化物。在實(shí)施例中，處理包括氧化物的共形低壓化學(xué)氣相沉積(LPCVD)以填充孔，并且繼續(xù)進(jìn)行化學(xué)機(jī)械拋光(CMP)處理，以平面化氧化物?？梢粤硗饣蛘叽嫠枋龅哪切┦褂闷渌线m處理。在其他實(shí)施例中，除此之外或者代替STI結(jié)構(gòu)，可以使用其他隔離結(jié)構(gòu)(例如，L0C0S、場(chǎng)氧化)。再次參考圖1，然后，方法100進(jìn)行至框104，其中，提供柵極結(jié)構(gòu)(例如，疊層)。參考圖2的實(shí)例，柵極結(jié)構(gòu)208被沉積在結(jié)構(gòu)202上。柵極結(jié)構(gòu)208包括形成或?qū)⑿纬蔀橛性?運(yùn)算)器件(例如，NFET或PFET器件)的柵極的柵極結(jié)構(gòu)。柵極結(jié)構(gòu)208可以是在形成用于運(yùn)算器件的金屬柵極結(jié)構(gòu)的柵極替換(還稱為“后柵”)處理中使用的偽柵極(例如，犧牲柵極)。柵極結(jié)構(gòu)208包括ー個(gè)或多個(gè)層，諸如界面層、柵極電介質(zhì)層、柵電扱、硬掩模層、保護(hù)層、功函數(shù)層、和/或其他合適層。一個(gè)或多個(gè)層可以是犧性的(例如，如在柵極替換處理中提供的)。柵極結(jié)構(gòu)208包括柵極電介質(zhì)層210。柵極電介質(zhì)層210可以包括電介質(zhì)材料，諸如，氧化硅、氮化硅、氮氧化硅、具有高電介質(zhì)常數(shù)(高k)的電介質(zhì)、和/或其結(jié)合。高k材料的實(shí)例包括硅酸鉿、ニ氧化鉿、氧化鋯、氧化鋁、ニ氧化鉿-氧化鋁(HfO2-Al2O3)合金、或者其結(jié)合。柵極電介質(zhì)層210可以使用傳統(tǒng)處理(諸如，光刻、氧化、沉積、蝕刻、和/或本領(lǐng)域中已知的多種其他處理)形成。柵極電介質(zhì)層210可以是犧性的，并且隨后在替換處理中由功能柵極電介質(zhì)層替換；在其他實(shí)施例中，柵極電介質(zhì)層210保留在最終器件中。在一個(gè)實(shí)施例中，柵極結(jié)構(gòu)208包括柵電極層212。在一個(gè)實(shí)施例中，柵電極212包括多晶硅。在實(shí)施例中，柵電極212是犧牲層，其隨后在“后柵”或替換柵極處理中被替換。柵電極層212可以通過適當(dāng)方法形成，諸如，物理氣相沉積(PVD)(濺射)、化學(xué)氣相沉積(CVD)、等離子體-增強(qiáng)化學(xué)氣相沉積(PECVD)、大氣壓力化學(xué)氣相沉積(APCVD)JgHCVD (LPCVD)、高密度等離子體CVD (HDPCVD)、原子層CVD (ALCVD)、和/或本領(lǐng)域技術(shù)中已知的其他處理，后面是光刻和蝕刻處理。在其他實(shí)施例中，柵電極212包括金屬合成物，諸如，Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其結(jié)合、和/或其他合適材料。在實(shí)施例中，柵極結(jié)構(gòu)208還包括硬掩模層214，其疊加在柵電極層212上。硬掩模層214可以包括氧化硅。可替換地，硬掩模層214可以是氮化硅、氮氧化硅、和/或其他合適電介質(zhì)材料。硬掩模層214可以使用諸如CVD、PVD和/或其他合適處理形成。再次參考圖1，然后，方法100進(jìn)行至框106，其中，形成源扱/漏極區(qū)。源扱/漏極區(qū)可以是或者包括低劑量區(qū)域(例如，低劑量源扱/漏極、或LDD)。參考圖2的實(shí)例，LDD區(qū)域214設(shè)置在基板202中。包括硬掩模層208的高度的柵極結(jié)構(gòu)208的高度可能影響LDD區(qū)域214的注入(例如，注入角)。LDD區(qū)域214可以使用合適摻雜(例如，η-型或P-型)的離子注入、擴(kuò)散、和/或其他合適CMOS處理形成。LDD區(qū)域214可以包括袋式注入(pocket implant)。源極/漏極注入處理(例如，用于N/P FET的LDD注入)之后可以進(jìn)行退火處理。在一個(gè)實(shí)施例中，退火是單步退火(SSA)。
再次參考圖1，然后，方法100進(jìn)行至框108，其中，第一隔離層材料沉積在基板上。第一隔離層材料可以通過PECVD和/或其他合適處理形成。第一隔離層材料可以是隔離元件的襯墊。參考圖2的實(shí)例，隔離層材料216設(shè)置在基板202上。隔離層材料216可以是具有基本均勻厚度的共形層(conformal layer)(例如,解決制造處理限制)。隔離層材料216還可以稱為隔離元件襯墊層襯層。隔離層材料216可以包括硅和碳。在一個(gè)實(shí)施例中，隔離層材料216是SiCN。在另ー實(shí)施例中，隔離層材料216是SiC。其他實(shí)施例可以包括 與CMOS處理兼容的多種其他低蝕刻率材料(例如，低濕蝕刻率材料)。例如，低蝕刻率材料可以是在濕化學(xué)蝕刻中具有低蝕刻率的材料(諸如，HF、磷酸、和/或在處理中通常使用的其他蝕刻劑)，例如，以去除氧化膜。在一個(gè)實(shí)施例中，選擇材料，使得其基本不由上述ー個(gè)或多個(gè)濕化學(xué)反應(yīng)蝕刻。隔離層材料216與包括覆蓋柵電極212的側(cè)壁的柵極結(jié)構(gòu)208的側(cè)壁鄰接。在一個(gè)實(shí)施例中，隔離層材料216具有小于約100埃的厚度。包括第一隔離層材料的實(shí)施例的優(yōu)點(diǎn)在于第一隔離層材料(例如，低蝕刻率膜)保護(hù)柵極側(cè)壁，以在從基板去除ー個(gè)或多個(gè)層(例如，去除偽多柵電極)期間保護(hù)器件的臨界尺寸。其他實(shí)施例可以包括諸如保護(hù)柵極側(cè)壁(其可以在蝕刻處理(例如，濕蝕刻)期間保護(hù)柵極CD)的優(yōu)點(diǎn)。在傳統(tǒng)實(shí)施例中，濕蝕刻處理(例如，氧化腐蝕)可能由于相關(guān)約定結(jié)構(gòu)的臨界尺寸的漂移導(dǎo)致?lián)p害隔離層材料。第一隔離層材料還可以限定用于隨后形成的金屬柵極的腔(例如，作為壁)。這些特征在以下進(jìn)ー步描述。再次參考圖1，然后，方法100進(jìn)行至框110，其中，沉積第二隔離層材料。第二隔離層材料可以使用物理氣相沉積(PVD)(濺射)、化學(xué)氣相沉積(CVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、大氣壓カ化學(xué)氣相沉積(APCVD)、低壓CVD (LPCVD)、高密度等離子體CVD (HDPCVD)、原子層(ALCVD)、和/或其他合適處理來沉積。參考圖3的實(shí)例，隔離層材料302沉積在基板202上。隔離層材料302覆蓋在第一隔離層材料216上。注意，在ー些實(shí)施例中，在沉積隔離層材料302之前，不對(duì)隔離層材料216執(zhí)行蝕刻處理。隔離元件302可以包括氮化硅。其他典型合成物包括氧化硅、碳化硅、氮氧化硅、其結(jié)合、和/或其他合適材料。隔離層材料302可以稱為用于形成主隔離層的材料。隔離層材料302和隔離層材料可以原位形成或者至少基本同時(shí)形成(即，沒有插入處理步驟)。再次參考圖1，然后，方法100進(jìn)行至框112，其中，隔離層材料被蝕刻。蝕刻處理可以包括各向同性濕蝕刻、干蝕刻、和/或CMOS制造處理特有的其他蝕刻處理。參考圖4的實(shí)例，隔離層材料216和隔離層材料302分別被蝕刻形成隔離層402和404(即，第一隔離層402和第二隔離層404)。形成隔離層材料216和隔離層材料302之后再一起對(duì)它們進(jìn)行蝕刻有助于防止柵電極212和硬掩模層214界面附近的隔離層被破壞，而導(dǎo)致“蘑菇形”外延層(在SiP/SiGe生長完后)的生長。隔離層材料216和隔離層材料302在待形成外延區(qū)域或抬升式源極/漏極的區(qū)域中從基板202被去除。第一隔離層材料216可以從柵極結(jié)構(gòu)的頂面和/或待生長外延區(qū)域的基板202的表面的多個(gè)部分去除。在一個(gè)實(shí)施例中，第二隔離層材料形成第二隔離層404，其厚度約為20納米。隔離層材料216和/或第一隔離層402的厚度可以約為100?；蚋?。第一隔離層402可以稱為隔離元件襯墊。第二隔離層404可以稱為主隔離層。注意，在所示實(shí)施例中，隔離元件402包括L型形狀。包括隔離元件402和404在內(nèi)或除它們之外，包括限定用于柵極結(jié)構(gòu)208 (例如，在替換柵極處理中)的壁、偏移隔離層、限定低劑量區(qū)域的隔離層、襯墊、限定抬升式/源漏(例如，外延)區(qū)域的隔離層、以及其他合適功能的那些層的多個(gè)層可以設(shè)置在基板202上。在實(shí)施例中，第二隔離元件404稱為主隔離元件和/或第一隔離元件402稱為偏移隔離元件。第一隔離層402和/或第二隔離層404可以用于限定源扱/漏極的區(qū)域。第一隔離層402和/或第二隔離層404可以用于限定外延區(qū)域(例如，限定或設(shè)置外延區(qū)域的邊緣)?？?08、110和112的隔離元件(在一個(gè)實(shí)施例中，隔離元件402和404)可以基本同時(shí)形成(即，沒有引入器件的其他部件的插入處理)。然后，方法100進(jìn)行至框114，其中，外延區(qū)域形成在基板上。參考圖5的實(shí)例，夕卜延區(qū)域502和504形成在基板上。在一個(gè)實(shí)施例中，外延區(qū)域502是硅外延區(qū)域。外延區(qū)域502可以提供用于有源器件(諸如，NFET)的源扱/漏扱。在一個(gè)實(shí)施例中，外延區(qū)域504是硅鍺外延區(qū)域。外延區(qū)域504可以提供用于有源器件(諸如，PFET)的源扱/漏扱。然而，外延生長材料的大量其他實(shí)施例都是可以的，諸如，硅、硅鍺、碳化硅、鍺、神化鎵、磷化銦、和/或其他合適材料。外延區(qū)域502和504可以是抬升式源扱/漏極區(qū)域(參見圖5)，或者在其他實(shí)施例中，可以是在基板202中形成的區(qū)域(例如，具有與基板202近似共面的頂面)。在基板202和隔離層404之間可以存在外延生長選擇性。這提供了外延區(qū)域504的合適形狀和/或位置。另外，隔離層404可以用作保護(hù)元件，以在外延處理期間保護(hù)(例如，遮蔽)隔離層402和柵極疊層208的側(cè)壁。注意，第一隔離元件402可以在外延生長處理期間保護(hù)柵極結(jié)構(gòu)208的側(cè)壁。在一個(gè)實(shí)施例中，柵電極層212包括多晶硅。第一隔離元件402在形成區(qū)域502和/或504的生長處理期間保護(hù)包括其側(cè)壁的柵電極層212免受外延材料的不理想生長。從而，硬掩模層214的厚度(其可以確保柵電極212在隔離層高度損失期間不暴露)可以由傳統(tǒng)處理減小。在一個(gè)實(shí)施例中，硬掩模層214的厚度在約700A和約950A之間。與具有形成隔離層(例如，沉積和蝕刻的第一隔離層材料、沉積和蝕刻的第二隔離層材料)的多個(gè)蝕刻的處理相比，由于蝕刻處理可能損失較少材料，這允許減小硬膜厚度。減小的硬掩模層214可以允許更理想的(例如，較大)袋式注入角。隔離元件402在用于外延體積控制(例如，臨界尺寸、CD)的蝕刻處理期間還允許控制隔離層邊緣損失。在一個(gè)或多個(gè)實(shí)施例中，這是因?yàn)楦綦x元件402包括低蝕刻率材料(例如，SiCN、SiC)。然后，方法100進(jìn)行至框116，其中，從基板去除第二隔離元件。可以使用CMOS制造特有的合適濕蝕刻或干蝕刻處理去除第二隔離元件。參考圖6的實(shí)例，器件600示出隔離元件404的去除。隔離元件402保留在基板202上。隔離元件402可以保留在基板上。然后，方法100進(jìn)行至框118，其中，層間電介質(zhì)(ILD)層形成在基板上。參考圖6的實(shí)例，ILD層602形成在基板202上。ILD層602可以包括電介質(zhì)材料，諸如，四こ基正硅酸鹽(tetraethylorthosilicate, TE0S)氧化物、未摻雜娃玻璃、或摻雜的氧化娃,諸如,硼磷硅玻璃(BPSG)、熔融石英玻璃(FSG)、硅酸鹽玻璃(PSG)、硼摻雜硅玻璃(BSG)、SILK (密歇根州的陶氏化學(xué)公司的產(chǎn)品)、BLACK DIAMOND (加利福尼亞州的圣克拉拉的應(yīng)用材料公司的產(chǎn)品)、和/或本領(lǐng)域中已知的其他材料。ILD層602可以通過PECVD、旋涂、和/或其他合適沉積處理沉積。 注意，隔離元件402的存在可以具有減小用干ILD層602 (例如，提供改進(jìn)的間隙填充)的填充區(qū)域的縱 橫比的優(yōu)點(diǎn)。例如，被標(biāo)識(shí)區(qū)域604示出由于隔離元件402的存在導(dǎo)致的減小的縱橫比。隔離元件402的厚度tl可以小于約100埃。隔離元件402的厚度用于減小該區(qū)域的深度，以在外延區(qū)域502/504和柵極結(jié)構(gòu)208之間進(jìn)行填充。隔離元件402還可以限定用于后柵處理的腔(例如，保護(hù)柵極的CD)，在其中，形成金屬柵極。從而，隔離元件402可以包括一個(gè)或多個(gè)蝕刻處理可選擇用于去除和替換偽柵極(例如，HF干蝕亥IJ)的合成物。在一個(gè)實(shí)施例中，隔離元件402為不同于電介質(zhì)210的材料。在一個(gè)實(shí)施例中，電介質(zhì)210是偽柵極電介質(zhì)，并且包括隔離元件402，使得隔離元件402在去除偽柵極電介質(zhì)210期間不被腐蝕(例如，去除)。應(yīng)該明白，方法100可以繼續(xù)CMOS處理流程，以形成多種結(jié)構(gòu)和部件，諸如，硅化物部件、接觸蝕刻停止層(CESL)、附加層間電介質(zhì)(ILD)層、觸點(diǎn)/通孔、互連層、金屬層、電介質(zhì)層、鈍化層等。在一個(gè)實(shí)施例中，如上所述制造的柵極結(jié)構(gòu)(包括在框104中)保留在最終電路中。在其他實(shí)施例中，柵極結(jié)構(gòu)部分和/或完全地被去除，并且所得到的溝槽重新填充有適于形成半導(dǎo)體器件的柵極的材料。多層互連(MLI)的多個(gè)層形成在基板上，以連接上述多個(gè)特征。現(xiàn)在參考圖7，示出包括本披露的ー個(gè)或多個(gè)方面的器件700。器件700可以基本類似于圖2、圖3、圖4、圖5和/或圖6的器件，和/或使用方法100的一個(gè)或多個(gè)元件來制造，所有均在以上描述。器件700包括具有有源區(qū)204和插入有源區(qū)204中的隔離區(qū)206的半導(dǎo)體基板202、低劑量漏極(LDD)區(qū)域214、外延區(qū)域502和504、ILD層602、以及隔離元件402。隔離元件402可以是具有一個(gè)或多個(gè)層的隔離層的襯層。這些元件中的一個(gè)或多個(gè)可以基本類似于以上參考方法100描述的。隔離元件402可以包括硅和/或碳，例如，被選擇以提供低蝕刻率。在一個(gè)實(shí)施例中，隔離元件402是SiCN。在一個(gè)實(shí)施例中，隔離元件402是SiC。隔離元件402具有與外延區(qū)域502或504接觸的界面(例如，直接接觸的區(qū)域)。注意，器件700的優(yōu)點(diǎn)還在干，由于外延區(qū)域502/504之間的區(qū)域和鄰近柵極結(jié)構(gòu)之間的縱橫比的減小導(dǎo)致ILD層602具有改進(jìn)的間隔填充。器件700的柵極結(jié)構(gòu)可以基本類似于以上參考圖I和圖2描述的柵極結(jié)構(gòu)208。柵極結(jié)構(gòu)包括柵極電介質(zhì)210和柵電極702。柵極電介質(zhì)210可以基本類似于如以上參考圖I和圖2描述的。在實(shí)施例中,柵電極702是具有包括金屬合成物的柵電極的金屬柵極。用于形成柵電極的合適金屬的實(shí)例包括Cu、W、Ti、Ta、TiN、NiSi、CoSi、其結(jié)合、和/或其他合適材料。器件700的柵極結(jié)構(gòu)可以進(jìn)ー步包括設(shè)置在柵電極之上的接觸層，以減小接觸電阻并且改善性能。接觸層可以包括金屬硅化物。器件700進(jìn)ー步包括接觸部件704。接觸部件704可以是鎢插塞、和/或CMOS處理特有的其他合適元件。器件700的柵極結(jié)構(gòu)進(jìn)ー步包括柵極電介質(zhì)706。柵極電介質(zhì)706可以包括電介質(zhì)材料,諸如,氧化娃、氮化娃、氮氧化娃、具有聞介電常數(shù)(聞k)的電介質(zhì)、和/或其結(jié)合。聞k材料的實(shí)例包括娃酸給、ニ氧化鉿、氧化鋯、氧化鋁、ニ氧化鉿-氧化鋁(HfO2-Al2Q3)合金、或其結(jié)合。柵極電介質(zhì)層706可以使用傳統(tǒng)處理(諸如，光刻、氧化、沉積、蝕刻、和/或本領(lǐng)域中已知的多種其他處理)形成。柵極電介質(zhì)層706可以是例如用于上述柵極電介質(zhì)210的替換電介質(zhì)。現(xiàn)在參考圖8，示出制造半導(dǎo)體器件的方法800的實(shí)施例。方法800基本類似于方法100，并且具有在此描述的不同點(diǎn)?？?02、804、806、808基本類似于被標(biāo)記為方法100的框 102、104、106、108 和 110。
然后，方法800進(jìn)行至框812，其中，隔離層材料被蝕刻。蝕刻處理可以包括各向同性濕蝕刻、干蝕刻、和/或CMOS制造處理特有的其他蝕刻處理。參考圖9的實(shí)例，隔離層材料216和隔離層材料302 (參見圖3)被分別蝕刻形成隔離層902和904(即，第一隔離層902和第二隔離層904)。隔離層材料216和隔離層材料302在將形成第一外延區(qū)域的區(qū)域中被從基板202去除。隔離層材料216和/或第一隔離層902的厚度可以約為100埃或者更小。第一隔離層902可以稱為隔離元件襯墊。第二隔離層904可以稱為主隔離層。注意，在所示的實(shí)施例中，隔離元件902包括L型形狀。圖9的實(shí)施例示出第二隔離層904保留在區(qū)域908之上。區(qū)域908可以是PFET器件區(qū)域。第二隔離層904包括在基板202上執(zhí)行外延生長處理可選擇的合成物(即，將不在其上生長epi)。在一個(gè)實(shí)施例中，第二隔離層904是SiN。在一個(gè)實(shí)施例中，第一隔離層 902 是 SiCN0然后，方法800進(jìn)行至框814，其中，生長第一外延區(qū)域。框814可以基本類似于上述方法100的框114。在一個(gè)實(shí)施例中，提供第一外延區(qū)域，以形成器件的源扱/漏極區(qū)域(例如，NFET)。外延處理可以包括原位提供摻雜物、預(yù)清潔處理、和/或其他合適處理。參考圖10的實(shí)例，外延區(qū)域1002設(shè)置在基板202上。外延區(qū)域1002可以是硅外延。區(qū)域1002可以是摻雜的或者不摻雜的。外延區(qū)域1002可以形成用于形成在區(qū)域906中的器件的源扱/漏極區(qū)域。在一個(gè)實(shí)施例中，區(qū)域906限定NFET器件區(qū)域。換句話說，在ー個(gè)實(shí)施例中，外延區(qū)域1002形成NFET器件的源極/漏極區(qū)域。隔離層904和/或902可以提供防止在例如柵極結(jié)構(gòu)208上的不必要外延生長的保護(hù)。注意，隔離層904可以包住隔離層902 (例如，包括隔離層902的頂面)。然后，方法800進(jìn)行至框816，其中，從基板去除第二隔離層。框816可以基本類似于以上參考圖I的方法100描述的框116。在一個(gè)實(shí)施例中，使用諸如H3PO4的濕蝕刻去除第二隔離層。參考圖11的實(shí)例，去除隔離元件904。然后，方法800進(jìn)行至框818，其中，在基板上形成第三隔離層材料。第三隔離層材料可以基本類似于上述第二隔離層材料。框818可以基本類似于方法100的框810和/或框110。參考圖12的實(shí)例，第三隔離層材料1202形成在基板202上。然后，方法800進(jìn)行至框820，其中，從基板的區(qū)域蝕刻第三隔離層材料。蝕刻處理可以包括各向同性濕蝕刻、干蝕刻、和/或CMOS制造處理特有的其他蝕刻處理。參考圖13的實(shí)例，隔離層材料1202被蝕刻，在區(qū)域908中形成隔離層1302。在一個(gè)實(shí)施例中，區(qū)域908限定PFET器件區(qū)域。更特別地，隔離層材料1202在將形成第二外延區(qū)域的區(qū)域中被從基板202去除。隔離層材料1202保留在區(qū)域906中(例如，NFET器件區(qū)域)。然后’方法800進(jìn)行至框822，其中，形成第二外延區(qū)域。框822可以基本類似于上述方法100的框114。在一個(gè)實(shí)施例中，提供第二外延區(qū)域，以形成器件(例如，PFET)的源扱/漏極區(qū)域。外延處理可以包括在外延生長的基板中形成溝槽。外延處理可以進(jìn)ー步包括原位提供摻雜物、預(yù)清潔處理、和/或其他合適處理。在一個(gè)實(shí)施例中，第二外延區(qū)域是硅鍺。參考圖14的實(shí)例，外延區(qū)域1402被設(shè)置在基板202上。外延區(qū)域1402可以是SiGe0外延區(qū)域1402可以形成用于在區(qū)域908中形成的器件的源扱/漏極區(qū)域。在ー個(gè)實(shí)施例中，區(qū)域908限定PFET器件區(qū)域。換句話說，在一個(gè)實(shí)施例中，外延區(qū)域1402形成PFET器件的源極/漏極區(qū)域。外延區(qū)域1402可以提供抬升式源極/漏極區(qū)域。然后’方法800進(jìn)行至框824，其中，從基板去除第三隔離層。框824可以基本類似于以上參考圖I的方法100描述的框116和/或上述框816。在一個(gè)實(shí)施例中，使用諸如H3PO4的濕蝕刻去除第三隔離層。參考圖15的實(shí)例，隔離元件1302和隔離層材料1202被去除。在實(shí)施例中，可以去除硬掩模層214，以及在同一或隨后處理中去除鄰近硬掩模層214側(cè)壁的隔離層的部分。然后，方法800進(jìn)行至框826，其中，在基板上形成電介質(zhì)層?？?26可以基本類似于以上參考圖I的方法100描述的框118。在沉積電介質(zhì)材料之后，可以執(zhí)行化學(xué)機(jī)械拋光處理。方法800可以包括由于存在第一隔離層，當(dāng)具有改進(jìn)的間隔填充時(shí)，形成電介質(zhì)層的優(yōu)點(diǎn)。參考圖16的實(shí)例，ILD層1604形成在基板202上。ILD層1604可以包括電介質(zhì)材料，諸如四こ基正硅酸鹽(TEOS)氧化物、未摻雜硅玻璃、或摻雜的氧化硅，諸如，硼磷硅玻璃(BPSG)、熔融石英玻璃(FSG)、硅酸鹽玻璃(PSG)、硼摻雜硅玻璃(BSG)、SILK (密歇根州 的陶氏化學(xué)公司的產(chǎn)品)、BLACK DIAMOND (加利福尼亞州的圣克拉拉的應(yīng)用材料公司的產(chǎn)品)、和/或本領(lǐng)域中已知的其他材料。ILD層1604可以通過PECVD、旋涂、和/或其他合適沉積處理進(jìn)行沉積。在CMP之后，示出圖16的ILD層1604。然后，方法800進(jìn)行至框828，其中，去除柵極結(jié)構(gòu)。以上參考框804描述柵極結(jié)構(gòu)，并且柵極結(jié)構(gòu)可以包括偽柵極結(jié)構(gòu)。注意，可以先前去除偽柵極結(jié)構(gòu)(例如，硬掩模層)的一部分。偽柵極結(jié)構(gòu)可以使用諸如HF的蝕刻劑去除。隔離元件902可以由抗蝕刻劑(例如，具有高蝕刻選擇性)的材料形成。參考圖16的實(shí)例，柵電極層212和柵電介質(zhì)層210 (兩個(gè)犧牲(或者偽)部件)被去除，留下由隔離元件902限定的溝槽。然后，方法800進(jìn)行至框830，其中，形成柵極。柵極可以是器件的可操作柵極。在一個(gè)實(shí)施例中，柵極包括高k電介質(zhì)和金屬柵電極。參考圖17的實(shí)例,柵極電介質(zhì)1702和柵電極1704形成在溝槽1602中(參見圖16)。區(qū)域906中的柵極電介質(zhì)1702可以與區(qū)域908中的柵極電介質(zhì)1702相同或者不同(例如，合成物)。區(qū)域906中的柵電極1704可以與區(qū)域908中的柵電極1704相同或者不同。柵極電介質(zhì)層1702可以包括電介質(zhì)材料，諸如，氧化硅、氮化硅、氮氧化硅、具有高電介質(zhì)常數(shù)(高k)的電介質(zhì)、和/或其結(jié)合。高k材料的實(shí)例包括硅酸鉿、ニ氧化鉿、氧化鋯、氧化鋁、ニ氧化鉿-氧化鋁(HfO2-Al2O3)合金、或者其結(jié)合。柵極電介質(zhì)層1702可以使用傳統(tǒng)處理(諸如，光刻、氧化、沉積、蝕刻、和/或本領(lǐng)域中已知的多種其他處理)形成。柵電極層1704可以通過合適的方法(諸如，物理氣相沉積(PVD)(濺射)、化學(xué)氣相沉積(CVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、大氣壓力化學(xué)氣相沉積(APCVD)JSHCVD (LPCVD)、高密度等離子體CVD (HDPCVD)、原子層CVD (ALCVD)、和/或本領(lǐng)域中已知的其他處理)形成，后面緊接著光刻和蝕刻處理。在實(shí)施例中，柵電極1704包括金屬合成物，諸如，Cu、W、Ti、Ta、TiN、TaN, NiSi、CoSi、其結(jié)合、和/或其他合適的材料。從而，在此描述了包括提供基板和在基板上形成與柵極結(jié)構(gòu)鄰接的第一隔離材料層的方法的實(shí)施例的多個(gè)方面。第二隔離材料層鄰近形成，鄰接?xùn)艠O結(jié)構(gòu)并且覆蓋在第一隔離層上。然后，第一隔離材料層和第二隔離材料層被同時(shí)蝕刻，以分別形成第一隔離層和第二隔離層。外延區(qū)域形成(例如，生長)在基板上，其中，基板包括與第一和第二隔離層中的每個(gè)接觸的界面。第一隔離層可以是襯層。在一些實(shí)施例中，該方法進(jìn)ー步包括在形成第一隔離層之前形成低劑量漏極區(qū)域。在一些實(shí)施例中，該方法進(jìn)ー步包括在形成外延區(qū)域之后，去除第二隔離層。在去除第二隔離層之后，層間電介質(zhì)(ILD)層可以形成在基板上；ILD層可以包括與第一隔離層接合的界面。在一個(gè)實(shí)施例中，第一隔離材料層包括SiCN。在另ー實(shí)施例中，包括SiC。在ー個(gè)實(shí)施例中，第二隔離材料層包括氮化硅。同時(shí)蝕刻第一和第二隔離材料層可以包括從柵極結(jié)構(gòu)的頂面去除第一隔離層材料，以及使將形成外延區(qū)域的基板的區(qū)域暴露。在一些實(shí)施例中，形成第一隔離材料層包括形成共形層，其在沉積材料以形成第ニ隔離層之前不被蝕刻。 在另ー實(shí)施例中，描述ー種方法，該方法包括提供半導(dǎo)體基板和在半導(dǎo)體基板上形成偽柵極結(jié)構(gòu)。隔離元件襯層形成在偽柵極結(jié)構(gòu)的側(cè)壁上。此后，形成與隔離元件襯層鄰接的第二隔離層。然后，在伴隨有隔離元件襯層和第二隔離層的半導(dǎo)體基板上生長外延區(qū)域。在一些實(shí)施例中，生長外延區(qū)域在外延區(qū)域和襯層之間創(chuàng)建界面。形成襯層可以包括形成基本均勻厚度的層。在一些實(shí)施例中，在形成第二隔離層之前，不蝕刻襯層。在一個(gè)實(shí)施例中，去除偽柵極結(jié)構(gòu)以提供溝槽，并且在溝槽中形成金屬柵極。還在此描述了器件的實(shí)施例，其包括半導(dǎo)體基板、半導(dǎo)體基板上的柵極結(jié)構(gòu)、以及設(shè)置在半導(dǎo)體基板上并且鄰近柵極結(jié)構(gòu)的外延區(qū)域。器件進(jìn)ー步包括隔離元件，與柵極結(jié)構(gòu)鄰接并且具有與外延區(qū)域接合的至少ー個(gè)界面。層間電介質(zhì)層設(shè)置在基板上，并且覆蓋在隔離元件上。在器件的一個(gè)實(shí)施例中，隔離元件是SiCN。
權(quán)利要求
1.一種方法，包括 提供基板； 在所述基板上形成與柵極結(jié)構(gòu)鄰接的第一隔離材料層，其中，所述第一隔離材料層包括硅和碳； 形成覆蓋在所述第一隔離材料層上的第二隔離材料層； 同時(shí)蝕刻所述第一隔離材料層和所述第二隔離材料層，以分別形成第一隔離層和第二隔離層；以及 在與所述第一隔離層和第二隔離層接合的所述基板上形成外延區(qū)域。
2.根據(jù)權(quán)利要求I所述的方法，進(jìn)一步包括 在形成所述第一隔離材料層之前，形成低劑量漏極區(qū)域； 在形成所述外延區(qū)域之后，去除所述第二隔離層；以及 在去除所述第二隔離層之后，在所述基板上形成層間電介質(zhì)(ILD)層，其中，所述ILD層包括與所述第一隔離層接合的界面。
3.根據(jù)權(quán)利要求I所述的方法，其中，所述形成所述第一隔離材料層包括沉積SiCN， 形成所述第二隔離材料層包括沉積氮化硅， 所述同時(shí)蝕刻所述第一隔離材料層和所述第二隔離材料層包括從所述柵極結(jié)構(gòu)的頂面去除所述第一隔離材料層，并且使所述基板的區(qū)域暴露，在所述基板的區(qū)域中將形成所述外延區(qū)域。
4.根據(jù)權(quán)利要求I所述的方法，其中，所述柵極結(jié)構(gòu)包括多晶硅，所述柵極結(jié)構(gòu)包括覆蓋在所述多晶硅上的硬掩模層。
5.根據(jù)權(quán)利要求I所述的方法，其中，所述形成所述第一隔離材料層包括形成共形層，所述共形層在形成所述第二隔離材料層之前不被蝕刻，并且，所述方法進(jìn)一步包括 從所述基板去除所述柵極結(jié)構(gòu)，其中，所述去除所述柵極結(jié)構(gòu)提供具有由所述第一隔離層材料限定的側(cè)壁的溝槽。
6.一種方法，包括 提供半導(dǎo)體基板； 在所述半導(dǎo)體基板上形成偽柵極結(jié)構(gòu)； 在所述偽柵極結(jié)構(gòu)的側(cè)壁上形成隔離元件襯層，其中，所述隔離元件襯層包括硅和碳; 形成與所述隔離元件襯層鄰接的主隔離層； 在鄰近所述隔離元件襯層和所述主隔離層的所述半導(dǎo)體基板上生長外延區(qū)域； 在生長所述外延區(qū)域之后去除所述主隔離層；以及 在去除所述主隔離層之后去除所述偽柵極結(jié)構(gòu)，其中，所述去除所述偽柵極結(jié)構(gòu)形成具有由所述隔離元件襯層限定的壁的溝槽。
7.根據(jù)權(quán)利要求6所述的方法，其中，所述生長所述外延區(qū)域包括在所述外延區(qū)域和所述隔離元件襯層之間創(chuàng)建界面，所述形成所述隔離元件襯層包括形成具有基本L-形的基本均勻厚度的層，其中，在所述形成所述主隔離層之前，不蝕刻所述隔離元件襯層。
8.根據(jù)權(quán)利要求6所述的方法，進(jìn)一步包括 在包括柵極電介質(zhì)和包含有金屬的電極的所述溝槽中形成柵極結(jié)構(gòu)以及，其中，所述柵極結(jié)構(gòu)具有與所述隔離元件襯層接合的界面。
9.一種器件，包括 半導(dǎo)體基板； 柵極結(jié)構(gòu)，在所述半導(dǎo)體基板上； 外延區(qū)域，設(shè)置在所述半導(dǎo)體基板上并且鄰近所述柵極結(jié)構(gòu)； 隔離元件，具有基本均勻的厚度，與所述柵極結(jié)構(gòu)鄰接，并且具有與所述外延區(qū)域接合的至少一個(gè)界面；以及 層間電介質(zhì)層，在所述基板上，并且覆蓋在所述隔離元件上。
10.根據(jù)權(quán)利要求9所述的器件，其中，所述隔離元件包括硅和碳，所述外延區(qū)域是硅鍺外延和硅外延中的至少一個(gè)，所述基本均勻的厚度小于約100埃。
全文摘要
本發(fā)明描述了一種包括外延區(qū)域的半導(dǎo)體器件，包括半導(dǎo)體基板；在該基板上的柵極結(jié)構(gòu)；外延區(qū)域，設(shè)置在該基板上并鄰近柵極結(jié)構(gòu)；隔離元件，與柵極結(jié)構(gòu)鄰接；以及層間電介質(zhì)層，覆蓋在隔離元件上。還提供一種方法，包括提供基板并且在基板上形成與柵極結(jié)構(gòu)鄰接的第一隔離材料層。第二隔離材料層鄰近形成，與柵極結(jié)構(gòu)鄰接并覆蓋在第一隔離材料層上。然后，第一隔離材料層和第二隔離材料層被同時(shí)蝕刻，以分別形成第一和第二隔離層。外延區(qū)域形成(例如，生長)在基板上，基板包括與第一和第二隔離層中的每個(gè)接合的界面。第二隔離層可以被隨后去除，并且保留在器件上的第一隔離層減小ILD間隔填充的縱橫比。第一隔離層的典型合成物是SiCN。
文檔編號(hào)H01L21/336GK102623317SQ20121001659
公開日2012年8月1日 申請(qǐng)日期2012年1月18日 優(yōu)先權(quán)日2011年1月20日
發(fā)明者林昀靚, 林育賢, 沈香谷, 潘德人, 王梓仲, 范瑋寒, 黃益民 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司