專利名稱：超結(jié)半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及超結(jié)結(jié)構(gòu)半導(dǎo)體器件，它呈現(xiàn)出高擊穿電壓和高電流容量，并且可被應(yīng)用于絕緣柵場(chǎng)效應(yīng)晶體管(在下文中稱為“M0SFET”)、絕緣柵雙極晶體管(在下文中稱為“IGBT”)和雙極晶體管。
背景技術(shù)：
含有漂移層的垂直功率半導(dǎo)體器件是本領(lǐng)域技術(shù)人員公知的，漂移層包括交替排列且兩者與半導(dǎo)體器件的主表面(下文簡(jiǎn)稱為“主表面”)平行地彼 此鄰接的重?fù)诫sη-型區(qū)域和重?fù)诫sP-型區(qū)域。重?fù)诫s的η-型區(qū)域和重?fù)诫s的ρ-型區(qū)域的形狀被形成為在與主表面垂直的方向上長(zhǎng)且在與主表面平行的方向上窄。下文中，含有包括如上所述的交替導(dǎo)電類型層的漂移層的半導(dǎo)體器件將被稱為“超結(jié)半導(dǎo)體器件”。在超結(jié)半導(dǎo)體器件中，Pn結(jié)平行于彼此且垂直于主表面延伸。在器件的截止?fàn)顟B(tài)中，耗盡層從Pn結(jié)擴(kuò)展到其兩側(cè)上的與主表面平行的η-和ρ-型區(qū)域，從而快速地耗盡整個(gè)漂移層。因此，超結(jié)半導(dǎo)體器件便于同時(shí)獲得高擊穿電壓和低導(dǎo)通狀態(tài)電阻。如果因功率半導(dǎo)體器件中的短路和類似原因造成過電流，功率半導(dǎo)體器件可能被擊穿。為了防止功率半導(dǎo)體器件被擊穿，廣泛地采用了一種方法，其提供帶有用于檢測(cè)過電流信號(hào)的電流檢測(cè)部分的功率半導(dǎo)體器件并基于該過電流信號(hào)來控制功率半導(dǎo)體器件柵極，從而進(jìn)一步控制流經(jīng)功率半導(dǎo)體器件的電流。在用于防止功率半導(dǎo)體器件被擊穿的上述一般方法中，電流檢測(cè)電阻器與和主器件并聯(lián)連接的獨(dú)立輔助器件相串聯(lián)，并檢測(cè)由穿過該電流檢測(cè)電阻器的過電流所引起的電勢(shì)差。下面的專利文獻(xiàn)I公開了將上述電流檢測(cè)方法應(yīng)用于超結(jié)半導(dǎo)體器件。如專利文獻(xiàn)I中所公開地，在其中形成有主器件區(qū)域7的芯片中形成用作電流檢測(cè)部分的電流檢測(cè)單元區(qū)域(感測(cè)器件區(qū)域8)，如圖3中所示，來將感測(cè)器件區(qū)域8和主器件區(qū)域7集成為整體并進(jìn)一步簡(jiǎn)化部件且減小了部件尺寸。在圖3中，示出分隔區(qū)域9、主器件區(qū)域7中的η-型區(qū)域I、主器件區(qū)域7中的ρ-型區(qū)域2、分隔區(qū)域9中的η-型區(qū)域3、分隔區(qū)域9中的P-型區(qū)域4、感測(cè)器件區(qū)域8中的η-型區(qū)域5、以及感測(cè)器件區(qū)域8中的ρ-型區(qū)域6。下面的專利文獻(xiàn)2公開了便于高度準(zhǔn)確地檢測(cè)流經(jīng)主單元的電流的半導(dǎo)體裝置。專利文獻(xiàn)2中公開的半導(dǎo)體裝置被形成為形成在半導(dǎo)體襯底上的多個(gè)絕緣柵晶體管單元的組件。主單元和感測(cè)單元的各個(gè)柵極端子被共接。主單元和感測(cè)單元的各個(gè)源極端子被共接。感測(cè)單元的漏極經(jīng)由電流感測(cè)電阻器被共接至主單元的漏極。[描述現(xiàn)有技術(shù)的文獻(xiàn)][專利文獻(xiàn)][專利文獻(xiàn)I]日本未審查專利申請(qǐng)公開No.2006-351985[專利文獻(xiàn)2]日本未審查專利申請(qǐng)公開No.2009-152506如果如專利文獻(xiàn)I中所述的以及如圖3中所示的，構(gòu)成漂移層的交替導(dǎo)電型層100被連續(xù)地形成為主和感測(cè)器件區(qū)域共同具有平面條狀圖案，則將降低電流檢測(cè)準(zhǔn)確性，因?yàn)橹骱透袦y(cè)器件區(qū)域經(jīng)由P-型區(qū)域2內(nèi)阻電連接，且因?yàn)橹骱透袦y(cè)器件區(qū)域之間的漏電流是不可避免的。因此，有必要使主器件區(qū)域7和感測(cè)器件區(qū)域8彼此之間電隔離。如果P-型區(qū)域2在主器件區(qū)域7和感測(cè)器件區(qū)域8之間被截止，則交替導(dǎo)電型層100將在主器件區(qū)域7和感測(cè)器件區(qū)域8之間不連續(xù)，從而降低擊穿電壓。鑒于以上的內(nèi)容，期望消除如上所述的問題。還期望的是提供一種超結(jié)半導(dǎo)體器件，該超結(jié)半導(dǎo)體器件即使當(dāng)主器件區(qū)域和用于電流檢測(cè)的感測(cè)器件區(qū)域彼此之間電隔離時(shí)也便于防止擊穿電壓降低。

發(fā)明內(nèi)容
根據(jù)所附權(quán)利要求I的主題，提供了一種超結(jié)半導(dǎo)體器件，包括第一導(dǎo)電類型的半導(dǎo)體襯底；半導(dǎo)體襯底上的漂移層，該漂移層包括含有第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域和第二導(dǎo)電類型的第二半導(dǎo)體區(qū)域的第一交替導(dǎo)電類型層，兩個(gè)區(qū)域均在與半導(dǎo)體襯底的第一主表面垂直的方向上長(zhǎng)且在寬度方向上短，第一半導(dǎo)體區(qū)域和第二半導(dǎo)體區(qū)域與半導(dǎo)體襯底的第一主表面平行地交替排列，第一半導(dǎo)體區(qū)域和第二半導(dǎo)體區(qū)域與半導(dǎo)體襯底的第一主表面平行地彼此相鄰；半導(dǎo)體襯底的第一主表面上的主器件區(qū)域，該主器件區(qū)域包括含有主柵電極和主源電極的主器件單元；半導(dǎo)體襯底的第一主表面上的感測(cè)器件區(qū)域，該感測(cè)器件區(qū)域包括含有感測(cè)柵電極和感測(cè)源電極的感測(cè)器件單元；半導(dǎo)體襯底的第二主表面上的共用漏電極；半導(dǎo)體襯底的第一主表面上的分隔區(qū)域，分隔區(qū)域在主器件區(qū)域和感測(cè)器件區(qū)域之間；以及分隔區(qū)域包括第一導(dǎo)電類型的第三半導(dǎo)體區(qū)域和第二導(dǎo)電類型的第四半導(dǎo)體區(qū)域，第四半導(dǎo)體區(qū)域以電浮動(dòng)狀態(tài)平行地排列在第三半導(dǎo)體區(qū)域中，且與第一交替導(dǎo)電類
型層垂直。根據(jù)所附權(quán)利要求2的主題，主器件區(qū)域和感測(cè)器件區(qū)域中的第一交替導(dǎo)電類型層的形狀為平面條狀圖案。根據(jù)所附權(quán)利要求3的主題，分隔區(qū)域包括第二交替導(dǎo)電類型層，其中第四半導(dǎo)體區(qū)域以平面晶格圖案排列在第三半導(dǎo)體區(qū)域中。根據(jù)所附權(quán)利要求4的主題，第二交替導(dǎo)電類型層的重復(fù)間距比第一交替導(dǎo)電類型層的重復(fù)間距窄。根據(jù)所附權(quán)利要求5的主題，感測(cè)器件區(qū)域被主器件區(qū)域所圍繞，且在感測(cè)器件區(qū)域和主器件區(qū)域之間設(shè)置有分隔區(qū)域。根據(jù)所附權(quán)利要求6的主題，超結(jié)半導(dǎo)體器件進(jìn)一步包括在分隔區(qū)域上的氧化物膜、以及在柵電極下的柵氧化物膜，且分隔區(qū)域上的氧化物膜比柵氧化物膜厚。根據(jù)所附權(quán)利要求7的主題，第三和第四半導(dǎo)體區(qū)域在垂直于半導(dǎo)體襯底的第一主表面的方向上的厚度大于第一交替導(dǎo)電類型層在垂直于半導(dǎo)體襯底的第一主表面的方向上的厚度。、
根據(jù)本發(fā)明，獲得一種超結(jié)半導(dǎo)體器件，其包括用于電流檢測(cè)的感測(cè)器件區(qū)域，并且即使在主器件區(qū)域和感測(cè)器件區(qū)域彼此之間電隔離時(shí)也便于防止擊穿電壓降低。


圖I是示出在根據(jù)本發(fā)明的第一實(shí)施例的超結(jié)MOSFET中交替導(dǎo)電類型層的平面圖案的俯視圖。
圖1-1是沿著圖I中的虛線A-A的截面圖。圖2是示出在根據(jù)本發(fā)明的第二實(shí)施例的超結(jié)MOSFET中交替導(dǎo)電類型層的平面圖案的俯視圖。圖3是示出在常規(guī)超結(jié)MOSFET中交替導(dǎo)電類型層的平面圖案的俯視圖。FIG.圖3-1是沿著圖3中的虛線B-B的截面圖。圖4是示出在根據(jù)本發(fā)明的第三實(shí)施例的超結(jié)MOSFET中交替導(dǎo)電類型層的平面圖案的俯視圖。圖5是沿著圖4中的虛線C-C的截面圖。圖6是示出在根據(jù)本發(fā)明的第四實(shí)施例的超結(jié)MOSFET中交替導(dǎo)電類型層的平面圖案的俯視圖。圖7是沿著圖6中的虛線D-D的截面圖。圖8是連接至任一個(gè)根據(jù)本發(fā)明的超結(jié)半導(dǎo)體器件的用于檢測(cè)過電流且用于防止該超結(jié)半導(dǎo)體器件被過電流擊穿的過電流保護(hù)電路的等效電路圖。
具體實(shí)施例方式現(xiàn)在將參考示出本發(fā)明的優(yōu)選實(shí)施例的附圖，在下文中具體描述本發(fā)明。雖然將結(jié)合其優(yōu)選實(shí)施例來描述本發(fā)明，但是改變和修改對(duì)于本領(lǐng)域的技術(shù)人員而言是顯而易見的，而不脫離本發(fā)明的真實(shí)精神。因此，本發(fā)明并非通過此處的具體描述來進(jìn)行理解，而是通過其所附權(quán)利要求來進(jìn)行理解。[第一實(shí)施例]用來防止超結(jié)半導(dǎo)體器件被過電流擊穿的很多常規(guī)方法檢測(cè)流經(jīng)該超結(jié)半導(dǎo)體器件的過電流。當(dāng)檢測(cè)到的過電流高至足以擊穿該超結(jié)半導(dǎo)體器件時(shí)，常規(guī)方法將所檢測(cè)到的過電流反饋至主器件的柵極信號(hào)(gate signal)以控制流經(jīng)主器件的電流并防止主器件被擊穿。圖8是等效電路圖，其中過電流保護(hù)電路36連接至根據(jù)本發(fā)明的包括主器件31和感測(cè)器件32的超結(jié)半導(dǎo)體器件30。在圖8中所示的等效電路中，當(dāng)過電流從超結(jié)半導(dǎo)體器件30漏極流出時(shí)，檢測(cè)為跨連接至感測(cè)器件32的源級(jí)側(cè)的過電流檢測(cè)電阻器33兩端的電勢(shì)差的電壓Vs，用作柵極電壓控制器件35的柵極輸入電壓\。當(dāng)由過電流檢測(cè)所導(dǎo)致且饋入柵極電壓控制器件35的柵極輸入電壓\高于其閾值電壓時(shí)，柵極電壓控制器件35變得導(dǎo)電。因此，饋入主器件31的柵極電壓Ve由于柵極電壓控制器件35的導(dǎo)電而被短路且被降低，并且流經(jīng)主器件31的電流被減少。因此，防止了超結(jié)半導(dǎo)體器件30被過電流擊穿。在圖8中，示出了位于柵極和源極之間的用于過電流保護(hù)的齊納二極管34。在圖8中，柵極電壓Ve被連接至主器件31和感測(cè)器件32，且柵極電壓Ve被共同饋入主器件31和感測(cè)器件
32?？蛇x地，可將主器件31和感測(cè)器件32分開為獨(dú)立的。在可選情況下，圖8中的電壓Ve被連接至主器件31柵極且被饋入主器件31柵極。圖I是示出在根據(jù)本發(fā)明的第一實(shí)施例的超結(jié)MOSFET中交替導(dǎo)電類型層的平面圖案的俯視圖。圖1-1是沿著圖I中的虛線A-A的截面圖。為了易于理解，省略了一般在垂直超結(jié)MOSFET的半導(dǎo)體芯片表面上形成的絕緣膜和金屬電極膜，從而示出半導(dǎo)體襯底上交替導(dǎo)電類型層1 00、101和102的平面圖案。在主器件區(qū)域7和感測(cè)器件區(qū)域8 (在圖I中均由虛線表示)中，交替導(dǎo)電類型層100和101具有平面條狀圖案。在感測(cè)器件區(qū)域8的鄰近區(qū)域中，交替導(dǎo)電類型層100中的P-型區(qū)域2和交替導(dǎo)電類型層101中的P-型區(qū)域6并不是彼此連續(xù)的，而是被將主器件7和感測(cè)器件區(qū)域8彼此分隔開的分隔區(qū)域9彼此分隔。感測(cè)器件區(qū)域8在所有側(cè)邊上都被分隔區(qū)域9所圍繞。在分隔區(qū)域9中，ρ-型區(qū)域4以平面晶格圖案排列在η-型區(qū)域3中。分別地，主器件區(qū)域7對(duì)應(yīng)于圖8中超結(jié)半導(dǎo)體器件30的主器件31，且感測(cè)器件區(qū)域8對(duì)應(yīng)于其中的感測(cè)器件32。盡管圖I中未示出，但柵電極14和漏電極20由主器件區(qū)域7和感測(cè)器件區(qū)域8所共用。柵電極14是單獨(dú)地電連接各個(gè)單元的整體電極膜。漏電極20是單獨(dú)地電連接各個(gè)單元的整體電極膜。主器件區(qū)域7的源電極16a和感測(cè)器件區(qū)域8的感測(cè)源電極16b被單獨(dú)地形成為位于各個(gè)區(qū)域表面上且彼此電隔離的電極膜。在各個(gè)區(qū)域上單獨(dú)地設(shè)置源電極來分隔電流路徑，且通過檢測(cè)跨外部地連接至感測(cè)源一側(cè)的電阻器33兩端的電勢(shì)差來檢測(cè)過電流?，F(xiàn)在下文將參考圖3和3-1來描述常規(guī)結(jié)構(gòu)，其中主和感測(cè)器件區(qū)域7和8中的P-型區(qū)域2和6沒有彼此分隔。圖3是示出在常規(guī)的超結(jié)MOSFET中的交替導(dǎo)電類型層的平面圖案的俯視圖。圖3-1是沿著圖3中的虛線B-B的截面圖。如圖3中所示，在與平面條狀圖案的延伸方向(圖中的X-方向)垂直的圖3中的y-方向，在漂移層中η-型區(qū)域I和ρ-型區(qū)域2彼此被電分隔。因此，如果如圖3-1中所示在分隔區(qū)域9中的ρ-型基極區(qū)10中沒有形成任何η-型源區(qū)12，則在與平面條狀圖案的延伸方向垂直的圖3中的y-方向，主器件區(qū)域7和感測(cè)器件區(qū)域8將容易地彼此分隔。然而，在如圖3和3-1中所示的平面條狀圖案的延伸方向(圖3中的χ-方向)，在主器件區(qū)域7和分隔區(qū)域9之間以及在分隔區(qū)域9和感測(cè)器件區(qū)域8之間，ρ-型區(qū)域2、4和6是彼此連續(xù)的。因此，難以在平面條狀圖案的延伸方向(圖3中的χ-方向)上使主器件區(qū)域7和感測(cè)器件區(qū)域8彼此完全電隔離。換言之，主器件區(qū)域7中的ρ-型基極區(qū)IOa和感測(cè)器件區(qū)域8中的感測(cè)ρ-型基極區(qū)IOb經(jīng)由沿ρ-型區(qū)域2、4和6中的電流路徑引發(fā)的內(nèi)阻彼此電連接。如果如專利文獻(xiàn)I中所述過電流檢測(cè)電阻器采用內(nèi)阻，則有時(shí)在以較高準(zhǔn)確度檢測(cè)過電流時(shí)會(huì)引起問題。如果P-型區(qū)域2、4和6彼此分隔且為了避免獲得高過電流檢測(cè)準(zhǔn)確度所引起的問題而簡(jiǎn)單地移除分隔區(qū)域9中的ρ-型區(qū)域4，則耗盡層幾乎難以在主器件7和感測(cè)器件8之間擴(kuò)展，且將會(huì)降低擊穿電壓。為了消除上述問題，如圖I中所示，在主器件區(qū)域7和感測(cè)器件區(qū)域8之間的分隔區(qū)域9中，不以平面條狀圖案而是以平面晶格圖案排列ρ-型區(qū)域4。通過以平面晶格圖案排列P-型區(qū)域4，在與交替導(dǎo)電類型層中的條紋延伸方向平行和垂直的方向中P-型區(qū)域2和6被彼此分隔。因此，變得有可能將主器件區(qū)域7和感測(cè)器件區(qū)域8彼此電隔離。進(jìn)一步地，主器件區(qū)域7和感測(cè)器件區(qū)域8之間的ρ-型區(qū)域沒有被完全地截止。以平面晶格圖案排列的P-型區(qū)域4便于耗盡層在主器件區(qū)域7和分隔區(qū)域9之間的邊界以及在感測(cè)器件區(qū)域8和分隔區(qū)域9之間的邊界處擴(kuò)展，并保持擊穿電壓而不導(dǎo)致其降低。另外，有可能將分隔區(qū)域9中與半導(dǎo)體襯底主表面垂直的交替導(dǎo)電類型層的厚度tsj-sep (tsj-分隔 )設(shè)置成大于主器件區(qū)域7或感測(cè)器件區(qū)域8中與襯底主表面垂直的交替導(dǎo)電類型層的厚度tsj-main(tsj-主)。因此，防止分隔區(qū)域9中的擊穿電壓由于其中被加厚的交替導(dǎo)電類型層而降低。在主器件區(qū)域7的外圍側(cè)上，形成耐擊穿部分21。在由虛線22圍繞的區(qū)域中，設(shè)置柵電極板。根據(jù)上述的第一實(shí)施例，連接至感測(cè)器件區(qū)域中的源電極的過電流保護(hù)電路便于保護(hù)超結(jié)半導(dǎo)體器件在不降低擊穿電壓的情況下免受過電流損害。[第二實(shí)施例]圖2是示出根據(jù)本發(fā)明的第二實(shí)施例的超結(jié)MOSFET中交替導(dǎo)電類型層的平面圖案的俯視圖。根據(jù)第二實(shí)施例的超結(jié)MOSFET是根據(jù)第一實(shí)施例的超結(jié)MOSFET的變體。根據(jù)第二實(shí)施例的超結(jié)MOSFET與根據(jù)第一實(shí)施例的超結(jié)MOSFET的不同之處在于交替導(dǎo)電類型層102中的平面晶格圖案的間距被設(shè)置為比交替導(dǎo)電類型層100和101中的平面條紋圖案的間距窄。由于根據(jù)第二實(shí)施例的交替導(dǎo)電類型層102中所設(shè)置的較窄間距使得耗盡層更容易地?cái)U(kuò)展且更容易地釋放電場(chǎng)，有可能獲得更高的擊穿電壓。[第三實(shí)施例]圖4是示出根據(jù)本發(fā)明的第三實(shí)施例的超結(jié)MOSFET中交替導(dǎo)電類型層的平面圖案的俯視圖。圖5是沿圖4中的虛線C-C的截面圖。為了易于理解,在圖4中省略了一般在垂直超結(jié)MOSFET的半導(dǎo)體芯片表面上形成的絕緣膜和金屬電極膜，以示出半導(dǎo)體襯底上交替導(dǎo)電類型層100、101和102的平面圖案。以與圖I中所述的相同方式，主器件區(qū)域7和感測(cè)器件區(qū)域8中的交替導(dǎo)電類型層采用了平面條紋圖案。主器件區(qū)域7和感測(cè)器件區(qū)域8之間的分隔區(qū)域9將ρ-型區(qū)域2和6彼此分隔開。感測(cè)器件區(qū)域8在所有側(cè)邊上都被分隔區(qū)域9所圍繞。在分隔區(qū)域9中，P-型區(qū)域4以平面晶格圖案排列在η-型區(qū)域3中。圖4中所示的結(jié)構(gòu)與圖I中所示的結(jié)構(gòu)一樣。如圖5中所示，根據(jù)第三實(shí)施例，柵電極14和漏電極20由主器件區(qū)域7和感測(cè)器件區(qū)域8所共用。主器件區(qū)域7的源電極16a和感測(cè)器件區(qū)域8的感測(cè)源電極16b被單獨(dú)地形成為位于各個(gè)區(qū)域表面上的整體電極膜。多個(gè)單元被單獨(dú)地電連接至該整體電極膜。在各個(gè)區(qū)域上單獨(dú)地設(shè)置源電極16a和16b來截止電流路徑，且通過檢測(cè)跨連接至感測(cè)器件區(qū)域8的源極側(cè)的外部電阻器33(圖8中所示)兩端的電勢(shì)差來檢測(cè)過電流。如果主器件區(qū)域7、感測(cè)器件區(qū)域8、以及分隔區(qū)域9上的氧化物膜厚度都相同，則在分隔區(qū)域9中擊穿電壓將易于降低。分隔區(qū)域9包括具有與主器件區(qū)域7和感測(cè)器件區(qū)域8中的交替導(dǎo)電類型層的平面條紋圖案不同的平面晶格圖案的交替導(dǎo)電類型層。在分隔區(qū)域9和主器件區(qū)域7或感測(cè)器件區(qū)域8之間，交替導(dǎo)電類型層從晶格形狀變換成條紋形狀。因此，防止擊穿電壓下降的不可缺少的電荷平衡在分隔區(qū)域9和主器件區(qū)域7或感測(cè)器件區(qū)域8之間的邊界中易于不穩(wěn)定。為了制造不導(dǎo)致分隔區(qū)域9中的擊穿電壓下降的超結(jié)半導(dǎo)體器件，有必要嚴(yán)格地設(shè)計(jì)該器件并準(zhǔn)確地控制制造過程。根據(jù)本發(fā)明的第三實(shí)施例，分隔區(qū)域9上的氧化物膜厚度toxl被設(shè)置為比圖5中所示的其他區(qū)域上的柵極氧化物膜厚度tox2厚。設(shè)置為更厚的氧化物膜便于馳豫其下的交替導(dǎo)電類型層中的電場(chǎng)。因此，即使如上所述當(dāng)分隔區(qū)域9中的電荷平衡變得不穩(wěn)定時(shí)，由于場(chǎng)板效應(yīng)氧化物膜分享降低的擊穿電壓，且可防止分隔區(qū)域9中的擊穿電壓降低。通過加厚分隔區(qū)域9上的氧化物膜，在分隔區(qū)域9的表面部分中形成P-型基區(qū)和η-型源區(qū)變得不可能。然而，由于分隔區(qū)域9沒有對(duì)漏極和源極之間的電流作出貢獻(xiàn)，因 此P-型基區(qū)和η-型基區(qū)并不是必要的。因此，不會(huì)引起任何問題。由于有可能將分隔區(qū)域9中垂直于半導(dǎo)體襯底主表面的交替導(dǎo)電類型層的厚度tsj-sep設(shè)置為比其他區(qū)域中的交替導(dǎo)電類型層的厚度tsj-main厚，可因其中被加厚的交替導(dǎo)電類型層而防止分隔區(qū)域9中的擊穿電壓降低。如上所述，通過在分隔區(qū)域9上形成氧化物膜，其厚度toxl大于柵極氧化物膜厚度tox2，在不降低分隔區(qū)域9中的擊穿電壓的情況下在半導(dǎo)體器件中建立了用于電流檢測(cè)的電隔離的感測(cè)器件區(qū)域。[第四實(shí)施例]圖6是示出根據(jù)本發(fā)明的第四實(shí)施例的超結(jié)MOSFET中交替導(dǎo)電類型層的平面圖案的俯視圖。圖7是沿圖6中的虛線D-D的截面圖。根據(jù)第四實(shí)施例的超結(jié)MOSFET是根據(jù)第三實(shí)施例的超結(jié)MOSFET的變體。根據(jù)第四實(shí)施例的超結(jié)MOSFET與根據(jù)第三實(shí)施例的超結(jié)MOSFET的不同之處在于，分隔區(qū)域9中的交替導(dǎo)電類型層101中的重復(fù)間距Wl被設(shè)置為比主器件區(qū)域7和感測(cè)器件區(qū)域8中的交替導(dǎo)電類型層100中的重復(fù)間距W2窄。根據(jù)第四實(shí)施例的超結(jié)M0SFET，其將分隔區(qū)域9中的交替導(dǎo)電類型層101中的間距變窄，便于擴(kuò)展耗盡層并馳豫分隔區(qū)域9中的電場(chǎng)。與加厚分隔區(qū)域9上的氧化物膜相組合，根據(jù)第四實(shí)施例的超結(jié)MOSFET便于馳豫分隔區(qū)域9中的交替導(dǎo)電類型層中的電場(chǎng)。因此，預(yù)期根據(jù)第四實(shí)施例的超結(jié)MOSFET進(jìn)一步改進(jìn)擊穿電壓。如上所述，根據(jù)本發(fā)明的第一到第四實(shí)施例中任一個(gè)的超結(jié)M0SFET，便于在其中建立用于在不降低擊穿電壓的情況下檢測(cè)過電流的感測(cè)器件區(qū)域，并通過連接過電流保護(hù)電路保護(hù)該超結(jié)MOSFET免受過電流損害。盡管本發(fā)明已經(jīng)結(jié)合超結(jié)MOSFET進(jìn)行了描述，本發(fā)明可應(yīng)用于超結(jié)IGBT。當(dāng)本發(fā)明應(yīng)用于超結(jié)IGBT時(shí)，以上描述中的源極和漏極被替換為發(fā)射極和集電極。在通過本領(lǐng)域技術(shù)人員已知的方法來拋光半導(dǎo)體襯底的背面之后，有必要在半導(dǎo)體襯底的經(jīng)拋光表面上形成P-型集電極層，并且有必要的話添加η-型場(chǎng)阻斷層。
權(quán)利要求
1.一種超結(jié)半導(dǎo)體器件，包括 第一導(dǎo)電類型的半導(dǎo)體襯底； 所述半導(dǎo)體襯底上的共用漂移層，所述漂移層包括含有第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域和具有第二導(dǎo)電類型的第二半導(dǎo)體區(qū)域的第一交替導(dǎo)電類型層，兩個(gè)區(qū)域均在與所述半導(dǎo)體襯底的第一主表面垂直的方向上長(zhǎng)且在寬度方向上短，所述第一半導(dǎo)體區(qū)域和所述第二半導(dǎo)體區(qū)域與所述半導(dǎo)體襯底的第一主表面平行地交替排列，所述第一半導(dǎo)體區(qū)域和所述第二半導(dǎo)體區(qū)域與所述半導(dǎo)體襯底的第一主表面平行地彼此相鄰； 所述半導(dǎo)體襯底的所述第一主表面上的主器件區(qū)域，所述主器件區(qū)域包括含有主柵電極和主源電極的主器件單元； 所述半導(dǎo)體襯底的所述第一主表面上的感測(cè)器件區(qū)域，所述感測(cè)器件區(qū)域包括含有感測(cè)柵電極和感測(cè)源電極的感測(cè)器件單元； 所述半導(dǎo)體襯底的第二主表面上的共用漏電極； 所述半導(dǎo)體襯底的所述第一主表面上的分隔區(qū)域，所述分隔區(qū)域在所述主器件區(qū)域和所述感測(cè)器件區(qū)域之間； 以及 所述分隔區(qū)域包括第一導(dǎo)電類型的第三半導(dǎo)體區(qū)域和第二導(dǎo)電類型的第四半導(dǎo)體區(qū)域，所述第四半導(dǎo)體區(qū)域以電浮動(dòng)狀態(tài)平行地排列在所述第三半導(dǎo)體區(qū)域中，且與所述第一交替導(dǎo)電類型層垂直。
2.如權(quán)利要求I所述的超結(jié)半導(dǎo)體器件，其特征在于，所述主器件區(qū)域和所述感測(cè)器件區(qū)域中的第一交替導(dǎo)電類型層包括平面條狀圖案。
3.如權(quán)利要求I或2所述的超結(jié)半導(dǎo)體器件，其特征在于，所述分隔區(qū)域包括第二交替導(dǎo)電類型層，其中所述第四半導(dǎo)體區(qū)域以平面晶格圖案排列在所述第三半導(dǎo)體區(qū)域中。
4.如權(quán)利要求I到3中任一項(xiàng)所述的超結(jié)半導(dǎo)體器件，其特征在于，所述第二交替導(dǎo)電類型層的重復(fù)間距比所述第一交替導(dǎo)電類型層的重復(fù)間距窄。
5.如權(quán)利要求I到4中任一項(xiàng)所述的超結(jié)半導(dǎo)體器件，其特征在于，所述感測(cè)器件區(qū)域被所述主器件區(qū)域所圍繞，且在所述感測(cè)器件區(qū)域和所述主器件區(qū)域之間設(shè)置有所述分隔區(qū)域。
6.如權(quán)利要求I到5中任一項(xiàng)所述的超結(jié)半導(dǎo)體器件，其特征在于，所述超結(jié)半導(dǎo)體器件進(jìn)一步包括在所述分隔區(qū)域上的氧化物膜、以及在所述柵電極下的柵氧化物膜，且所述分隔區(qū)域上的氧化物膜比所述柵氧化物膜厚。
7.如權(quán)利要求I到6中任一項(xiàng)所述的超結(jié)半導(dǎo)體器件，其特征在于，所述第三和第四半導(dǎo)體區(qū)域在垂直于所述半導(dǎo)體襯底的所述第一主表面的方向上的厚度大于所述第一交替導(dǎo)電類型層在垂直于所述半導(dǎo)體襯底的所述第一主表面的方向上的厚度。
全文摘要
根據(jù)本發(fā)明的超結(jié)半導(dǎo)體器件包括漂移層，所述漂移層包括交替導(dǎo)電類型層100，其包括平行于n-型襯底的第一主表面交替排列的n-型區(qū)域1和p-型區(qū)域2，區(qū)域1和2在與第一主表面垂直的方向上長(zhǎng)，區(qū)域1和2與第一主表面的方向平行地彼此相鄰；第一主表面上的包括柵電極14和主源電極16a的主器件區(qū)域7；第一主表面上的包括柵電極14和主源電極16b的感測(cè)器件區(qū)域8；所述襯底的第二主表面上的共用漏電極20；以及位于襯底的第一主表面上的分隔區(qū)域9，該分隔區(qū)域9位于主器件區(qū)域7和感測(cè)器件區(qū)域8之間，該分隔區(qū)域9包括n-型區(qū)域3和位于n-型區(qū)域3中的p-型區(qū)域4，p-型區(qū)域4在與第一交替導(dǎo)電類型層平行和垂直的方向中處于電浮動(dòng)狀態(tài)。根據(jù)本發(fā)明，獲得了超結(jié)半導(dǎo)體器件，其包括用于電流檢測(cè)的感測(cè)器件區(qū)域，且即使在主器件區(qū)域和感測(cè)器件區(qū)域彼此之間電隔離時(shí)也便于防止擊穿電壓降低。
文檔編號(hào)H01L29/78GK102646708SQ20121004450
公開日2012年8月22日 申請(qǐng)日期2012年2月16日 優(yōu)先權(quán)日2011年2月17日
發(fā)明者大西泰彥, 田村隆博 申請(qǐng)人:富士電機(jī)株式會(huì)社