專利名稱：半導體器件、半導體晶片及半導體器件的制造方法
技術領域：
在下文中將要描述的實施例涉及一種沿劃片線(scribe line)切割的半導體器件、具有設置在劃片線中的焊盤的半導體器件和晶片及半導體器件的制造方法。
背景技術：
在半導體晶片的劃片線中，設置有用于工藝監(jiān)控的多個焊盤(接觸焊盤)。因此，當沿劃片線切割半導體晶片時，可能會有由于焊盤斷裂而形成毛刺的情況。為了減少這種毛刺的發(fā)生，提出一種形成互連上焊盤和下焊盤的通路塞(via-plug)的結構，使得在每個焊盤的四個角中的每一個處只有一個通路塞。此外，提出一種包括至少三個布線層的結構，其中利用除了最下面的布線層之外的其他兩個布線層形成焊盤。
此外，為了延長切割刀片的壽命，提出一種在用于電極形成的整個區(qū)域上方只形成頂層布線層的焊盤、而除了形成在頂層布線層中的那些焊盤之外的焊盤只形成在用于電極形成的區(qū)域的四個角處的結構。[相關技術文獻][專利文獻]專利文獻1:日本特許專利公開號2008-34783專利文獻2 :日本特許專利公開號2007-173752專利文獻3 :日本特許專利公開號2002-190456專利文獻4 :日本特許專利公開號2005-158832隨著布線層的數量增加，設置在劃片線中的焊盤的數量也因此增加。當焊盤的數量增加時，增加了在切割時形成裂紋以及因此形成的裂紋從劃片線向形成器件的區(qū)域延伸的機會。這時，當劃片線的寬度變窄時，可能會出現(xiàn)裂紋到達封閉環(huán)內的區(qū)域并對電子電路的操作產生不利影響(adversary effect)的情況。因此，需要一種即使當劃片線的寬度變窄且布線層的數量增加時，也能夠抑制裂紋形成的半導體器件及其制造方法。

發(fā)明內容
在一個方面，提供一種半導體器件，包括半導體襯底，所述半導體襯底具有劃片區(qū)和芯片區(qū)；多個布線層，形成在所述半導體晶片上方；通路層，插在所述多個布線層之間；導電薄膜，分別形成在所述多個布線層中；以及通路塞，設置在所述通路層中，使得所述通路塞將分別位于所述通路層的上方和下方的所述布線層的導電薄膜彼此連接，其中所述劃片區(qū)沿所述半導體襯底的邊緣位于所述芯片區(qū)的外緣，所述劃片區(qū)包括位于所述邊緣附近的焊盤區(qū)，在從垂直于所述襯底而看到的平面圖中，所述焊盤區(qū)與所述多個布線層的導電薄膜重疊，所述多個布線層包括第一布線層和第二布線層，在從垂直于所述襯底而看到的平面圖中，所述第一布線層的導電薄膜包括形成在所述焊盤區(qū)的整個表面上方的第一導電圖案，以及在從垂直于所述襯底而看到的平面圖中，所述第二布線層的所述導電薄膜包括形成在一部分焊盤區(qū)中的第二導電圖案。根據本實施例，能夠在切割時降低構成導電圖案的金屬材料的韌性(ductility)對用于切割的切割刀片降低的不利影響。這樣，就能夠在半導體襯底中抑制裂紋的形成。


圖1A是在切割以形成第一實施例的半導體器件之前半導體晶片的平面圖，而圖1B是表示圖1A的半導體晶片的芯片區(qū)和劃片線的放大的平面圖；圖2A和圖2B是分別表示在切割以形成第一實施例的半導體器件之前第一布線層和第二布線層的布線圖案的平面圖；圖3A是表示在切割以形成第一實施例的半導體器件之前在第三布線層和第四布線層的劃片線中的布線圖案的平面圖，而圖3B是表示在切割以形成第一實施例的半導體器件之前在第五布線層的劃片線中的布線圖案的平面圖； 圖4是表示在切割以形成第一實施例的半導體器件之前焊盤附近的剖面圖；圖5A是第一實施例的半導體器件的平面圖，圖5B是表示第一實施例的半導體器件的焊盤區(qū)附近的平面圖，而圖5C是表示低于頂層布線層的布線層的焊盤區(qū)的橫剖面圖；圖6是表示根據比較例的半導體器件的焊盤區(qū)的剖面圖；圖7A是表示在切割以形成比較例的半導體器件之前劃片線和切割刀片的平面圖，圖7B是沿圖7A的平面圖中所示的虛線7B-7B的剖面圖，而圖7C是表示切割刀片的旋轉速度或饋送速度(feeding speed)與位置之間的關系的圖；圖8A是在切割以形成第一實施例的半導體器件之前劃片線和切割刀片的平面圖，圖8B是表示在切割以形成第一實施例的半導體器件之前劃片線和低于頂層布線層的布線層的橫剖面圖，圖8C是沿圖8A和圖8B中所示的虛線8C-8C的剖面圖，而圖8D是表示切割刀片的旋轉速度或饋送速度與位置之間的關系的圖；圖9A是表示比較例的半導體器件的與導電圖案的圖案數據對應的圖案和形成在焊盤區(qū)內的布線圖案的平面圖，而圖9B是表示第一實施例的半導體器件的與導電圖案的圖案數據對應的圖案和形成在焊盤區(qū)內的布線圖案的平面圖；圖1OA是表示在切割以形成根據第二實施例的半導體器件之前焊盤附近的剖面圖，而圖1OB是表示在第二實施例的半導體器件中形成第二層布線層的階段的剖面圖；圖1lA是表示在切割以形成根據第三實施例的半導體器件之前頂層焊盤的平面圖，圖1lB是在切割第三實施例的半導體器件之前的狀態(tài)下在低于頂層布線層的布線層中焊盤區(qū)內的導電圖案的橫剖面圖，以及圖1lC是沿圖1lA和圖1lB中所示的虛線11C-11C的半導體器件的剖面圖；圖12A是表示在切割以形成參考的半導體器件之前焊盤區(qū)的布局的平面圖，而圖12B和圖12C是分別表示在切割以形成第三實施例的半導體器件之前焊盤區(qū)的布局的平面圖；圖13是表示在切割以形成根據第三實施例的改型的半導體器件之前在低于頂層布線層的布線層中焊盤區(qū)內的導電圖案的橫剖面圖；圖14A是根據圖13的改型的半導體器件的平面圖，圖14B是表示該改型的半導體器件的焊盤區(qū)附近的平面圖，而圖14C是表示低于頂層布線層的布線層的焊盤區(qū)的橫剖面
圖15A是表示在切割以形成根據第四實施例的半導體器件之前頂層焊盤的平面圖，圖15B是在切割以形成第四實施例的半導體器件的之前的狀態(tài)下在低于頂層布線層的布線層中焊盤區(qū)內的導電圖案的橫剖面圖，以及圖15C是沿圖15A和圖15B中所示的虛線14C-14C的半導體器件的剖面圖；圖16A是第四實施例的半導體器件的平面圖，圖16B是表示第四實施例的半導體器件的焊盤區(qū)附近的平面圖，而圖16C是表示低于頂層布線層的布線層的焊盤區(qū)的橫剖面圖；圖17A是表示第四實施例的半導體器件的另一個焊盤區(qū)的平面圖，而圖17B是對應于圖17A的低于頂層布線層的布線層的焊盤區(qū)的橫剖面圖；圖18A是表示在切割以形成根據第五實施例的半導體器件之前頂層焊盤的平面圖，圖18B是在切割以形成第五實施例的半導體器件之前的狀態(tài)下在低于頂層布線層的 布線層中焊盤區(qū)內的導電圖案的橫剖面圖，以及圖18C是沿圖18A和圖18B中所示的虛線15C-15C的半導體器件的剖面圖；圖19A是第五實施例的半導體器件的平面圖，圖19B是表不用于第五實施例的半導體器件的焊盤區(qū)附近的平面圖，而圖19C是表示低于頂層布線層的布線層的焊盤區(qū)的橫剖面圖；圖20A是表示在切割以形成根據第六實施例半導體器件之前頂層焊盤的平面圖，圖20B是在切割以形成第六實施例的半導體器件之前的狀態(tài)下在低于頂層布線層的布線層中焊盤區(qū)內的導電圖案的橫剖面圖，以及圖20C是沿圖20A和圖20B中所示的虛線16C-16C的半導體器件的剖面圖；圖21A是第六實施例的半導體器件的平面圖，圖21B是表示第六實施例的半導體器件的焊盤區(qū)附近的平面圖，而圖21C是表示低于頂層布線層的布線層的焊盤區(qū)的橫剖面圖；圖22是表示在切割以形成根據第六實施例的改型的半導體器件之前低于頂層布線層的布線層的焊盤區(qū)內的導電圖案的橫剖面圖；圖23A是表示在切割以形成根據第七實施例的半導體器件之前頂層焊盤的平面圖，圖23B是在切割以形成第七實施例的半導體器件之前的狀態(tài)下低于頂層布線層的布線層的焊盤區(qū)內的導電圖案的橫剖面圖，以及圖23C是沿圖23A和圖23B中所示的虛線18C-18C的半導體器件的剖面圖；圖24A是第七實施例的半導體器件的平面圖，圖24B是表示第七實施例的半導體器件的焊盤區(qū)附近的平面圖，而圖24C是表示低于頂層布線層的布線層的焊盤區(qū)的橫剖面圖；圖25A到圖25C是表示在切割以形成根據第七實施例的改型的半導體器件之前焊盤區(qū)內和低于頂層布線層的布線層中的導電圖案的橫剖面圖；圖26A和圖26B是比較例的半導體器件的低于頂層布線層的布線層的焊盤區(qū)內的導電圖案的橫剖面圖，而圖26C和圖26D是第七實施例的半導體器件的低于頂層布線層的布線層的焊盤區(qū)內的導電圖案的橫剖面圖；圖27A是表示在切割以形成根據第八實施例的半導體器件之前頂層布線層的焊盤的平面圖，圖27B是在切割以形成第八實施例的半導體器件之前的狀態(tài)下在低于頂層布線層的布線層中焊盤區(qū)內的導電圖案的橫剖面圖，以及圖27C是沿圖27A和圖27B中所示的虛線21C-21C的半導體器件的剖面圖；圖28A是第八實施例的半導體器件的平面圖，圖28B是表示第八實施例的半導體器件的焊盤區(qū)附近的平面圖，而圖28C是表示低于頂層布線層的布線層的焊盤區(qū)的橫剖面圖；圖29A到圖29C是表示在切割根據第八實施例的改型的半導體器件之前低于頂層布線層的布線層的焊盤區(qū)內的導電圖案的橫剖面圖；圖30A是表示在切割以形成根據第九實施例的半導體器件之前頂層布線層的焊盤的平面圖，圖30B是在切割以形成第九實施例的半導體器件之前的狀態(tài)下在低于頂層布線層的布線層中焊盤區(qū)內的導電圖案的橫剖面圖，以及圖30C是沿圖30A和圖30B中所示的虛線23C-23C的半導體器件的剖面·
圖31A是第九實施例的半導體器件的平面圖，圖31B是表示第九實施例的半導體器件的焊盤區(qū)附近的平面圖，而圖31C是表示低于頂層布線層的布線層的焊盤區(qū)的橫剖面圖；圖32A是表示在切割以形成根據第十實施例的半導體器件之前頂層布線層的焊盤的平面圖，圖32B是在切割以形成第十實施例的半導體器件之前的狀態(tài)下低于頂層布線層的布線層的焊盤區(qū)內的導電圖案的橫剖面圖，以及圖32C是沿圖32A和圖32B中所示的虛線24C-24C的半導體器件的剖面圖；圖33A是第十實施例的半導體器件的平面圖，圖33B是表示用于第十實施例的半導體器件的焊盤區(qū)附近的平面圖，而圖33C是表示低于頂層布線層的布線層的焊盤區(qū)的橫剖面圖；圖34A是表示在切割以形成根據第十實施例的改型的半導體器件的之前頂層布線層的焊盤的平面圖，圖34B是在切割以形成第十實施例的改型的半導體器件之前的狀態(tài)下低于頂層布線層的布線層的焊盤區(qū)內的導電圖案的橫剖面圖，以及圖34C是沿圖34A和圖34B中所示的虛線25C-25C的半導體器件的剖面圖；圖35A是表示根據第十實施例的半導體晶片的實例的平面圖，而圖35B是表示使用圖35A的半導體晶片的監(jiān)控裝置的實例的平面圖；圖36A是沿圖35A的半導體晶片的線27A-27A的剖面圖，而圖36B是沿圖35A的半導體晶片的線27B-27B的剖面圖。
具體實施例方式以下，將參照附圖對實施例進行描述。[第一實施例]圖1A是表示在切割之前的狀態(tài)下根據第一實施例的半導體晶片30的平面圖。參見圖1A，可以看出，在第一實施例中，多個芯片區(qū)32以行和列的形式設置在半導體晶片30的表面上。此外，可以看出劃片線31形成在多個芯片區(qū)32之間。在平面圖中，所述劃片線31共同形成格子形狀。圖1B是表示芯片區(qū)32和劃片線31的一部分的放大平面圖。
參見圖1B，可以看出，根據第一實施例，沿芯片區(qū)32的各自的外緣形成封閉環(huán)36。此外，可以看出劃片線31被限定在相鄰的芯片區(qū)32之間。在劃片線31內，設置用于檢查或監(jiān)控目的的多個焊盤區(qū)33。在晶片30上，通過多個布線層形成多層布線結構，且焊盤區(qū)33形成在各自的布線層中相同的位置處。換言之，在平面圖中，所有布線層的焊盤區(qū)33的
位置彼此重疊。用切割刀片34沿劃片線31將半導體晶片30切割成單個半導體芯片。應當注意的是，切割刀片34去除區(qū)域35(以下稱為“去除區(qū)”)，其中應當注意的是，去除區(qū)35的寬度窄于劃片線31。此外，每個焊盤區(qū)33沿寬度方向的尺寸大于去除區(qū)35的寬度。因此，每個焊盤區(qū)33在去除區(qū)35被分割，因此，焊盤區(qū)33的碎片仍留在通過切割工藝獲得的半導體芯片中。例如，劃片線31可具有30μπι到120μπι范圍內的寬度。在切割工藝中，合適的切割刀片34可以基于劃片線31的寬度而從由各種厚度的切割刀片組成的組中選出一種。當 劃片線31的寬度落在上述范圍內時，切割刀片34的厚度以及因此用切割刀片34去除的去除區(qū)35的寬度，可落在15 μ m到50 μ m的范圍內。去除區(qū)35的寬度可不超過劃片線31的寬度。例如，當劃片線31具有80 μ m的寬度時，可將厚度為35 μ m到40 μ m的切割刀片用于切割刀片34。應當注意的是，去除區(qū)35的寬度可能略寬于切割刀片34的厚度。去除區(qū)35的寬度可能是35 μ m或以上。焊盤區(qū)33可呈正方形或長方形，并且其邊長可基于劃片線31的寬度來確定。例如，在劃片線31的寬度為40 μ m的情況下，可將焊盤區(qū)33沿寬度方向的尺寸設置為大約35 μ m,而在劃片線31的寬度為120 μ m的情況下，可將焊盤區(qū)33沿寬度方向的尺寸設置為大約80 μ m。圖2A是表示控制監(jiān)控裝置40的工藝和形成在劃片線31內的第一層的布線圖案的平面圖。圖2A的平面圖表示監(jiān)控裝置40形成在位于半導體晶片30的表面上的劃片線31內(應當參照圖1A)。在示出的實例中，監(jiān)控裝置40例如可以是MOS晶體管。然而，應當注意的是，監(jiān)控裝置40不限于MOS晶體管。例如，由多晶硅圖案形成的電阻元件或電容也可以用于這種監(jiān)控裝置40。參見圖2A，可以看出，在劃片線31內限定了通常的正方形的焊盤區(qū)33。在焊盤區(qū)33內，沿焊盤區(qū)33的外緣形成環(huán)形(或圈形)導電圖案50，其中導電圖案50例如可由金屬膜形成。相同形狀的導電圖案50也形成在圖2A中未示出的那些焊盤區(qū)33中。此外，在示出的實例中，設置沿著劃片線31的第一邊緣但從第一邊緣略微向內偏移的源極布線42，并且可以看出還設置有從源極布線42進一步略微向內偏移的柵極布線
41。此外，設置沿著相與劃片線31的第一邊緣相對的第二邊緣并從第二邊緣略微向內偏移的漏極布線43，并且還設置有從漏極布線43進一步略微向內偏移的阱布線44。源極布線
42、柵極布線41、漏極布線43以及阱布線44都沿著劃片線31的延長方向延伸。此外，焊盤區(qū)33被限定在柵極布線41和阱布線44之間。此外，可以看出，沿著劃片線31的寬度方向形成從柵極布線41分支出來的分支布線，其中從柵極布線41分支出來的分支布線經由通路塞Vl連接至監(jiān)控裝置40的柵極。此外，形成從源極布線42分支出來的分支布線，其中從源極布線42分支出來的分支布線經由通路塞V2連接至監(jiān)控裝置40的源極。因此，柵極布線41在從源極布線42分支出來的分支布線與柵極布線41相交的位置處被打斷。此外，形成從阱布線44分支出來的分支布線，其中從阱布線44分支出來的分支布線經由通路塞V2連接至其中設置有監(jiān)控裝置40的阱。此外，形成從漏極布線43分支出來的分支布線，其中從漏極布線43分支出來的分支布線經由通路塞V3連接至監(jiān)控裝置40的漏極。因此，從漏極布線43分支出來的分支布線在從漏極布線43分支出來的分支布線與阱布線44相交的位置處被打斷。此外，柵極布線41在位于劃片線31的第一邊緣與焊盤區(qū)33之間的區(qū)域中朝劃片線31的寬度方向彎曲并連接至導電圖案50。源極布線42、漏極布線43以及阱布線44連接至圖2A中未示出的焊盤區(qū)33的導電圖案50。此外，柵極布線41、源極布線42、漏極布線43以及阱布線44分別連接至圖2A中未示出的監(jiān)控裝置的柵極、源極、漏極和阱。圖2B是表示形成在劃片線31內的第二布線層的布線圖案的平面圖。其中，用虛線示出第一布線層的布線圖案。參見圖2B，可以看出，第二布線層的焊盤區(qū)33被限定在與圖2A中所示的第一布線層的焊盤區(qū)33相同的位置。因此，在焊盤區(qū)33內并沿其外緣形成環(huán)形的導電圖案50。第二布線層的導電圖案50具有與第一布線層的導電圖案50相同的平面圖形狀。導電圖案50經由通路塞V5連接至第一布線層的導電圖案50。因此，由第二布線層的布線51將在第一布線層中打斷的柵極布線41彼此連接。同樣地，由第二布線層的布線52將在第一布線層中打斷的漏極布線43彼此連接。圖3A是表示形成在劃片線31內的第三和第四布線層的布線圖案的平面圖。其中，用虛線示出第一和第二布線層的布線圖案。參見圖3A，可以看出第三和第四布線層的焊盤區(qū)33被限定在與圖2A中所示的第一布線層的焊盤區(qū)33相同的位置。因此，沿第三和第四布線層的外緣，在焊盤區(qū)33內并延其外緣形成環(huán)形導電圖案50。第二布線層的導電圖案50具有與第一布線層的導電圖案50相同的平面圖形狀。導電圖案50經由通路塞V5連接至下層(underlying)導電圖案50。圖3B是表示形成在劃片線31內的第五(頂層)布線層的布線圖案的平面圖。其中，用虛線示出第一到第四布線層的布線圖案。參見圖3B，可以看出第五布線層的焊盤區(qū)33被限定在與圖2A中所示的第一布線層的焊盤區(qū)33相同的位置。焊盤55形成在焊盤區(qū)33內。焊盤55可由連續(xù)形成在焊盤區(qū)33的整個區(qū)域上方的導電薄膜(例如金屬膜)形成。焊盤55經由通路塞V5連接至第四布線層的導電圖案50(參見圖3A)。布線41到44、51、52、導電圖案50、焊盤55以及通路塞Vl到V5可由金屬材料(例如鋁、銅等)形成。圖4是沿圖3B中的虛線3-3的剖面圖。參見圖4，可以看出，通路層57A到57E和布線層58A到58E交替層疊在半導體晶片30上方。通路層57A到57E中的每一個包括絕緣膜和形成在絕緣膜中的一個或多個通路塞。另一方面，布線層58A到58E中的 每一個包括絕緣膜和設置在絕緣膜中的一個或多個導電圖案(例如布線)。參見圖4，第一布線層58A包括柵極布線41和源極布線42。柵極布線41被源極布線42打斷。此外，形成在第一到第四布線層58A到58D中的每一個焊盤區(qū)33包括環(huán)形導電圖案50。此外，頂層布線層58E的焊盤區(qū)33包括由固體和這種連續(xù)導電薄膜形成的焊盤55。第二到第五層的通路層57B到57E形成有通路塞V5。另一方面，沒有通路塞形成在第一通路層57A的焊盤區(qū)33中。第二布線層58B包括連接打斷的柵極布線41的布線51。第二到第四層的通路塞V5中的每一個的作用是沿著厚度方向連接彼此相鄰的兩個導電圖案50。第五布線層的通路塞V5將第四布線層的導電圖案50連接至頂層布線層的焊盤55。此外，絕緣材料的保護膜59形成在第五層的布線層58E上方。保護膜59中形成開口 60以暴露焊盤55的上表面。通過將探針62接觸到焊盤55，能夠測量監(jiān)控裝置40 (參見圖2A)的電特性。在測量監(jiān)控裝置40的電特性之后，沿劃片線31 (參見圖2A到圖2B，圖3A到圖3B)切割半導體 晶片30。必要時，可以在切割工藝之前通過聚酰亞胺等給半導體晶片30的表面提供保護。圖5A是通過切割工藝獲得的本實施例的半導體器件的示意性平面圖。該半導體器件包括從圖4所示的半導體晶片30中切割的半導體襯底30A、層疊在半導體襯底30A上方的多個通路層57A到57E(參見圖4)以及多個布線層58A到58E (參見圖4)。如圖1B所示，去除區(qū)35窄于劃片線31，因此，在芯片區(qū)32的外部會遺留一部分劃片線31。這種遺留的劃片線31還包括一部分焊盤55。圖5B是遺留的焊盤55的平面圖。在切割工藝之后，應當注意的是，形成與半導體襯底30A的邊緣重合的焊盤33的外緣部分33A。焊盤55形成在焊盤區(qū)33的整個區(qū)域上方。焊盤55由固體導電薄膜(例如，連續(xù)形成在焊盤區(qū)33內的金屬膜)形成。此外，沿焊盤55的外緣部分33B連續(xù)設置多個通路塞V5排成一行，其中部分33B從半導體襯底30A的邊緣略微向內偏移。圖5C是表示第二到第四布線層的布線層58B到58D(參見圖4)的橫剖面圖。參見圖5C，以線形圖案形式沿從半導體襯底30A的邊緣偏移的焊盤區(qū)33的外緣部分33B遺留一部分導電圖案50。此外，設置多個通路塞V5以與導電圖案50重疊。在說明第一實施例的影響之前，將對比較例進行說明。圖6是根據比較例的半導體器件的焊盤區(qū)的剖面圖。參見圖6，根據所示的比較例，應當注意的是，所有第一到第四層的導電圖案50和第五布線層的焊盤55由固體導電薄膜形成。此外，構成焊盤55的導電圖案50以及進而通路塞V5通常均勻地分布在焊盤區(qū)33上方。因此，在進行切割工藝時，切割刀片去除包括焊盤區(qū)33的中心部分的去除區(qū)35。圖7A是表示根據比較例的半導體晶片300的焊盤區(qū)33、切割刀片34以及去除區(qū)35的平面圖。參見圖7A，可以看出去除區(qū)35通常經過多個焊盤區(qū)33的各自的中心。應當注意的是，每個焊盤區(qū)33包括由固體導電薄膜形成的焊盤55。圖7B是沿圖7A的線7B-7B的剖面圖。參見圖7B，形成多層互連結構55，每個多層互連結構55包括位于半導體晶體30上方的通路層和布線層。多層布線結構65包括焊盤55和導電圖案50。通過將旋轉的切割刀片34從圖6B的右邊緣移動至左邊緣來進行切割工藝。
圖7C表示在進行切割工藝時切割刀片34的旋轉速度或饋送速度的實例。在圖7C中，水平軸表示切割刀片沿劃片線的位置，而垂直軸表示切割刀片34的旋轉速度或饋送速度。參見圖7C，應當注意的是，當切割刀片34(參見圖7B)已經沿向左方向移動且切割刀片34的末端已經到達焊盤區(qū)33時，由于構成焊盤55和導電圖案50的金屬的韌性，出現(xiàn)了切割刀片34的旋轉速度和饋送速度低于預設值的情況?！?br> 此外，當切割刀片34的末端從焊盤區(qū)33移出時，切割刀片34不再受金屬的韌性的影響。因此，切割刀片34的旋轉速度和饋送速度重新恢復到預設值。此時，當切割刀片34的旋轉速度和饋送速度突然改變而重新恢復到預設值時，可能會出現(xiàn)有在半導體晶片30中產生裂紋的情況。根據發(fā)明人所做的實驗，發(fā)現(xiàn)當分別由固體鋁膜形成且設置在焊盤區(qū)33中的導電圖案50和焊盤55的層疊總數已經達到5時，形成裂紋的頻率劇烈增加。在導電圖案50和焊盤55的層疊總數為3的情況下，未發(fā)現(xiàn)裂紋形成。這些結果表明，通過減小設置在切割刀片34經過的區(qū)域(去除區(qū)35)內的金屬的體積或通過使用降低金屬對切割刀片34的影響的金屬分布，可有效地抑制裂紋形成的問題。圖8A是表示第一實施例的半導體晶片30的焊盤區(qū)33、切割刀片34以及去除區(qū)35的平面圖。參見圖8A，可以看出，去除區(qū)35通常經過多個焊盤區(qū)33的各自的中心。此外，應當注意的是，每個焊盤區(qū)33包括由固體導電薄膜形成的焊盤55。圖8B是表示第三或第四布線層的布線層58C或58D(參見圖4)的平面圖。參見圖8B，可以看出在每個焊盤區(qū)33中形成環(huán)形導電圖案50。圖8C是沿圖8A和圖8B的線8B-8B的剖面圖。在圖8C中，應當注意的是，省略了圖2A和圖2B中所示的第一和第二層的布線的說明。參見圖SC，由于第一到第四布線層的導電圖案50具有環(huán)形的平面圖形狀，因此，導電薄膜出現(xiàn)在圖8C的剖面圖中的各焊盤區(qū)33的右邊緣和左邊緣，而沒有導電薄膜出現(xiàn)在焊盤區(qū)33中。圖8D表示在進行切割工藝時切割刀片34的旋轉速度或饋送速度的實例。應當注意的是，圖8D的水平軸和垂直軸與圖7C的相對應。參見圖8D，應當注意的是，當切割刀片34(參見圖8C)已經沿向左方向移動且切割刀片34的末端已經到達焊盤區(qū)33時，由于構成焊盤55和導電圖案50的金屬的韌性，出現(xiàn)了切割刀片34的旋轉速度和饋送速度低于預設值的情況。然而，在本實施例中，由于第一到第四布線層的導電圖案50具有環(huán)形的平面圖形狀，因此，與比較例相比，實質上降低了金屬韌性對切割刀片34施加的影響。因此，切割刀片34的旋轉速度和饋送速度的下降范圍遠小于圖7C中所示的比較例的情況。同樣地，當由于切割刀片34的末端已經移出焊盤區(qū)33而重新恢復當前值時，旋轉速度和饋送速度的改變范圍遠小于圖7C中所示的比較例的情況。因此，與比較例相比，實質上降低了在半導體晶片30中形成裂紋的風險。為了進一步降低第一到第四布線層的導電圖案50的韌性對切割刀片34的影響，優(yōu)選地，將由導電圖案50的內周線環(huán)繞的區(qū)域的寬度(劃片線31沿寬度方向的尺寸)設置為大于去除區(qū)35的寬度。
接著，將參照圖9A和圖9B對在焊盤區(qū)33中形成具有環(huán)形圖案的導電圖案50對圖案布局設計的影響進行說明。圖9A是由形成在焊盤區(qū)33中的導電圖案50和用于如圖6中所示的比較例的布線41的圖案數據所示的圖案的平面圖。參見圖9A，導電圖案50由連續(xù)形成在焊盤區(qū)33的整個表面上方的固體導電薄膜形成。導電圖案50的布局被預先設計為用于連接至監(jiān)控裝置40(參見圖2A)的布線41等的布局設計。在進行布線41等的布局設計時，這樣確定布線41的形狀和布局，使得一部分布線41與焊盤區(qū)33重疊。此外，通過合成布線41的圖案數據和導電圖案50的圖案數據來獲得其中設置有布線41和導電圖案50的布線層的圖案數據。圖9B是由第一實施例的半導體器件的導電圖案50和布線41的圖案數據所示的
圖案的平面圖。參見圖9B，導電圖案50由沿焊盤區(qū)33的外緣形成的環(huán)形導電薄膜形成。在進行布線41的布局設計時，這樣確定布線41的形狀和布局，使得一部分布線41以類似于圖9A的方式與焊盤區(qū)33重疊。當布線41與焊盤區(qū)33重疊時，布線41必然與環(huán)形的導電圖案50重疊。因此，對于布線41的布局設計，利用的是類似于應用于導電圖案50由固體導電薄膜形成的結構(參見圖6)的過程。雖然上述說明是針對五個布線層的實例進行的，但本實施例和在下文中將要描述的實施例不限于五個布線層或者特定數量的布線層，而是還適用于布線層的數量小于或大于五個的情況。[第二實施例]接著，將對第二實施例進行描述。在下文中，將僅對其與第一實施例的差異進行描述而省略對相同結構的那些部件的說明。圖1OA是根據第二實施例的包括形成在其上的層疊結構的半導體晶片30的剖面圖。應當注意的是，圖1OA的剖面圖對應于圖4中第一實施例的剖面圖。圖1OA的剖面圖中所示的部件由用于圖4的相應部件的相同的附圖標記來指定。在第一實施例中，第一到第四層的所有導電圖案50具有環(huán)形的平面圖形狀。根據第二實施例，通過固體或連續(xù)導電薄膜形成用于第二布線層58B的導電圖案50。根據發(fā)明人的實驗，可以發(fā)現(xiàn)當設置在焊盤區(qū)33中的固體導電薄膜的數量為三個或以下時，在進行切割工藝時沒有裂紋產生。因此，第二實施例也有效地防止了裂紋形成。圖1OB是在形成第二布線層58B時的剖面圖。如圖1OB所示，當形成第二布線層58B時，完成了導電圖案50和監(jiān)控裝置40之間的連接。因此，通過將探針62接觸到焊盤2，能夠測量監(jiān)控裝置40 (參見圖2A)的電特性。根據本實施例，在通過形成位于低于頂層布線層的布線層中且由固體或連續(xù)導電薄膜形成的導電圖案50來形成頂層布線層58E之前，能夠測量監(jiān)控裝置40的電特性。然而，應當注意的是，如圖2A中所不,在形成第一布線層58A時,還未建立導電圖案50和監(jiān)控裝置40之間的互連。優(yōu)選地，這樣形成布線層的導電圖案50，即，在完成導電圖案50和監(jiān)控裝置40之間的連接的步驟中利用固體或連續(xù)導電薄膜形成該布線層的導電圖案50。此外，可在第二布線層上方以固體或連續(xù)導電薄膜的形式形成布線層的導電圖案50。為了抑制裂紋形成，優(yōu)選地，在疊層中固體或連續(xù)導電薄膜的數量(包括頂層布線層的焊盤55)不超過三個。在晶片處理完成時，優(yōu)選地，在頂層布線層的焊盤區(qū)33中形成固體或連續(xù)導電薄膜的焊盤55，所述焊盤55用于監(jiān)控裝置40的電特性的測量。雖然上述說明是針對有五個布線層的實例進行的，但本實施例和在下文中將要描述的實施例不限于五個布線層或者特定數量的布線層，而是還適用于布線層的數量小于或大于五個的情況。由于通過本實施例在切割工藝之后獲得的半導體器件類似于先前參照圖5A到圖5C的說明，因此，將省略對其的進一步說明。
[第三實施例]接著，將對第三實施例進行描述。在下文中，將僅對其與第一實施例的差異進行描述而省略對相同結構的那些部件的說明。圖1lA是表示在切割工藝之前的狀態(tài)下位于根據第三實施例的半導體晶片30上的焊盤55的平面圖。參見圖11A，第三實施例的半導體器件具有焊盤55和分別位于其下的通路塞V5，且所述焊盤55和通路塞V5與第一實施例的焊盤55和通路塞V5相同的構造。然而，應當注意的是，通路塞V5的布置也可不同于第一實施例的通路塞V5的布置。圖1lB是表示第一到第四層的導電圖案50的平面圖。參見圖11B，導電圖案50由多個點狀圖案50A形成。點狀圖案50A設置在焊盤區(qū)33中以沿焊盤區(qū)33的外緣排列。在一個點狀圖案50A中，設置一個通路塞V5。然而，應當注意的是，設置在一個點狀圖案50A中的通路塞V5的數量不限于一個，而是也可以設置多個通路塞V5，只要這種布置是可能的。在切割去除區(qū)35之后所獲得的半導體器件中，獲得對點狀圖案50A的布置以使點狀圖案50A沿焊盤區(qū)33的不與在切割之后形成的半導體襯底的邊緣重合的一部分外緣而排列。通過這樣設置點狀圖案50A，能夠降低金屬韌性對切割刀片34的影響。優(yōu)選地，點狀圖案50A被形成為小于切割刀片34的厚度。通過降低點狀圖案50A的尺寸使其小于切割刀片34的厚度，能夠降低由金屬韌性引起的切割刀片34的旋轉速度或饋送速度下降的問題。因此，抑制了裂紋的發(fā)生。此外，在多個點狀圖案50A被絕緣膜(例如氧化硅膜或氮化硅膜)彼此分離的情況下，降低了金屬韌性對切割刀片34的旋轉速度或饋送速度的影響。從切割成芯片的角度來看，這種將設置在劃片線31上的金屬分成小于切割刀片34的厚度的尺寸的多個點狀圖案的布置也是優(yōu)選的。圖1lC是沿圖1lA和圖1lB的線11C_1 IC的剖面圖。參見圖11C，只有頂層布線層的焊盤55由固體或連續(xù)導電薄膜形成，而第一到第四布線層的導電圖案由多個點狀圖案50A形成(參見圖11B)。接著，將參照圖12A到圖12C對在進行圖案布局設計時在焊盤區(qū)33中以多個點狀圖案50A的形式形成導電圖案50的影響進行描述。圖12A表示布線41被設計為具有一部分布線41與焊盤區(qū)33重疊的布局的實例。參見圖12A，可以看出，布線41在一對點狀圖案50A之間穿過而進入(invadeinto)焊盤區(qū)33。在該實例中，布線41未連接至導電圖案50。
圖12B表示布線41被設計為具有其中一部分布線41與一個點狀圖案50A重疊的布局的實例。在該實例中，布線41連接至導電圖案50。參見圖12B，在點狀圖案50A之間的間隔大于布線41的寬度時的布線布局下，一部分布線41與焊盤區(qū)33重疊的條件不夠充分。在這種情況下，必須在一部分布線41與至少一個點狀圖案50A重疊的條件下確定布線41的布局。圖12C表示在點狀圖案50A之間的間隔窄于布線41的寬度的情況下的布局的實例。在這種情況下，當對布線41進行布局設計以使一部分布線41與焊盤區(qū)33重疊時，布線41與至少一個點狀圖案50A重疊。因此，在這種情況下，在進行布線41的布局設計時，可在使得一部分布線41與焊盤區(qū)33重疊的條件下確定布線41的布局。圖13是在切割根據第三實施例的改型的半導體器件之前第一到第四布線層的導電圖案50的平面圖。 在圖1lB所示的實例中，僅通過點狀圖案50A形成導電圖案50。在圖13的改型中，是通過點狀圖案50A并且還通過長方形圖案50B形成導電圖案50。設置長方形圖案50B以使其較長的邊緣沿焊盤區(qū)33的外緣延伸。在一個長方形圖案50B中，設置多個通路塞V5(例如兩個)。與第一實施例相比，根據第三實施例或其上述改型，能夠在切割時進一步降低構成導電圖案50的金屬的韌性的影響。因此，進一步抑制了半導體晶片30中的裂紋形成。此外，與圖1OA所示的第二實施例類似，在第三實施例或第三實施例的改型中，還可以通過固體或連續(xù)導電薄膜形成一些布線層的導電圖案30。圖14A是通過切割工藝獲得的本實施例的半導體器件的示意性平面圖。在本實施例中，半導體器件仍包括從圖4所示的半導體晶片30中切割的半導體襯底30A、層疊在半導體襯底30A上方的多個通路層57A到57E(參見圖4)、以及多個布線層58A到58E (參見圖4)。如圖1B所示，去除區(qū)35窄于劃片線31，因此，在芯片區(qū)32的外側會遺留一部分劃片線31。這種遺留的劃片線31還包括一部分焊盤55。圖14B是遺留的焊盤55的平面圖。在切割工藝之后，應當注意的是，形成與半導體襯底30A的邊緣重合的焊盤33的外緣部分33A。焊盤55形成在焊盤區(qū)33的整個區(qū)域上方。焊盤55由固體導電薄膜(例如連續(xù)形成在焊盤區(qū)33內的金屬膜)形成。此外，沿焊盤55的外緣部分33B設置多個通路塞V5以排列成行，其中部分33B從半導體襯底30A的邊緣略微向內偏移。圖14C是表示第二到第四布線層的布線層58B到58D(參見圖4)的橫剖面圖。參見圖14C，沿從半導體襯底30A的邊緣偏移的焊盤區(qū)33的外緣部分33B遺留有導電圖案50A和50B。導電圖案50A設置有單個通路塞V5，而導電圖案50B設置有一對相鄰的通路塞V5。沿焊盤區(qū)22的外緣33B設置導電圖案50A和50B以排列成行。[第四實施例]接著，將對第四實施例進行描述。在下文中，將僅對其與第一實施例的差異進行描述而省略對相同結構的那些部件的說明。圖15A是表示在進行切割工藝之前的狀態(tài)下位于根據第四實施例的半導體晶片30上的焊盤55的平面圖。圖15A表示本實施例的頂層焊盤55的平面圖形狀與圖3B所示的第一實施例的焊盤55的平面圖形狀相同。圖15B是表示第一、第三以及第四布線層的導電圖案50的平面圖。參見圖15B，可以看出導電圖案50僅設置在由去除區(qū)35分隔焊盤區(qū)33而形成的兩個區(qū)域中的一個中(圖13B的實例中的去除區(qū)35的上部區(qū)域)。通過沿與去除區(qū)35平行延伸的焊盤區(qū)的一部分外緣設置的長方形形導電薄膜來形成導電圖案50。因此，導電圖案50被設置為從去除區(qū)35偏移。在切割工藝之后，導電圖案被設置為從作為切割結果形成的單個半導體襯底30A的邊緣偏移。在圖15B中，應當注意的是，在切割了圖15B那頁位于去除區(qū)35下部的半導體襯底30A之后，在焊盤區(qū)33中尚未有導電圖案遺留。
圖15C是沿圖15A和圖15B的線14C-14C的剖面圖。參見圖15C，可以看出，在本實施例的情況下，第二布線層的導電圖案50和頂層布線層的焊盤55由形成在整個焊盤區(qū)33上方的固體或連續(xù)導電薄膜形成。此外，第一、第三和第四布線層的導電圖案50僅設置在焊盤區(qū)33中相對于去除區(qū)35的一側。而在圖13C的實例中，第一、第三和第四布線層的導電圖案50設置在去除區(qū)35的左側，可以在去除區(qū)的右側設置第一層的導電圖案50或者可以在去除區(qū)35的右側設置第三和第四布線層的導電圖案50。在任何情況下，導電圖案50被設置在從作為切割工藝的結果獲得的半導體襯底30A的邊緣偏移的位置處。在第四實施例中，兩個布線層的導電薄膜、第二布線層的導電圖案50以及頂層布線層的焊盤55的韌性對切割刀片的旋轉造成影響，而第一、第三和第四布線層的導電圖案50沒有對切割刀片的旋轉造成影響。因此，能夠抑制半導體晶片30中裂紋的形成。正如上面提到的，第二布線層的導電圖案50由形成在整個焊盤區(qū)33上方的固體或連續(xù)導電薄膜形成。因此，與圖9B中所示的第二實施例類似，能夠在形成第二布線層58B的階段測量監(jiān)控裝置40(參見圖2A)的電特性。圖16A是通過切割工藝獲得的本實施例的半導體器件的示意性平面圖。半導體器件包括從圖4所示的半導體晶片30中切割的半導體襯底30A、層疊在半導體襯底30A上方的多個通路層57A到57E(參見圖4)以及多個布線層58A到58E(參見圖4)。如圖1B所示，去除區(qū)35窄于劃片線31，因此，在芯片區(qū)32的外側遺留一部分劃片線31。這種遺留的劃片線31還包括一部分焊盤55。在本實施例中，在半導體襯底30A上遺留的焊盤55包括沿一個邊緣形成的一連串焊盤50R以及沿相反的邊緣形成的一連串焊盤50L，其中焊盤55R和55L是不同的，將在下文中進行說明。圖16B是遺留的焊盤55R的平面圖。在切割工藝之后，應當注意的是，形成與半導體襯底30A的邊緣重合的焊盤33的外緣部分33A。焊盤55形成在焊盤區(qū)33的整個區(qū)域上方。焊盤55由固體導電薄膜(例如，連續(xù)形成在焊盤區(qū)33內的金屬膜)形成。此外，沿焊盤55的外緣部分33B設置多個通路塞V5排列成兩行，其中部分33B從半導體襯底30A的邊緣略微向內偏移。圖16C是表示第二到第四布線層的布線層58B到58D(參見圖4)的橫剖面圖。參見圖16C，導電圖案50沿從半導體襯底30A的邊緣偏移的焊盤區(qū)33的外緣部分33B以線性圖案的形式延伸。此外，多個通路塞V5被設置成兩行以與導電圖案50重疊。圖17A是遺留的焊盤55L的平面圖。在焊盤55L中，在切割工藝之后也形成與半導體襯底30A的邊緣重合的焊盤33的外緣部分33A。此外，焊盤55由固體導電薄膜(例如連續(xù)形成在焊盤區(qū)33內的金屬膜)形成。然而，應當注意的是，沒有通路塞V5設置在焊盤55L 上。[第五實施例]接著，將對第五實施例進行描述。在下文中，將僅對其與第一實施例的差異進行描述而省略對相同結構的那些部件的說明。圖18A是表示在進行切割工藝之前的狀態(tài)下位于根據第五實施例的半導體晶片30上的焊盤55的平面圖。在圖18A中，本實施例的頂層焊盤55的平面圖形狀與圖3B中所示的第一實施例的焊盤55的平面圖形狀相同。
圖18B是表示第一、第三和第四布線層的導電圖案50的平面圖。參見圖18B，導電圖案50設置在由去除區(qū)35分隔的焊盤區(qū)33的各自的兩個區(qū)域。通過沿與去除區(qū)35平行延伸的焊盤區(qū)的一部分外緣設置的長方形導電薄膜來形成導電圖案50。因此，導電圖案50被設置為從去除區(qū)35偏移。在切割工藝之后，導電圖案被設置為從作為切割結果形成的單個半導體襯底30A的邊緣偏移。圖18C是沿圖18A和圖18B的線15C-15C的剖面圖。參見圖18C，應當注意的是，第二布線層的導電圖案50和頂層布線層的焊盤55由形成在整個焊盤區(qū)33上方的固體或連續(xù)導電薄膜形成。此外，第一、第三和第四布線層的導電圖案50設置在從去除區(qū)35偏移的位置處。另外，與第四實施例類似，在第五實施例中，第一、第三和第四布線層的導電圖案50也未對切割刀片的旋轉造成任何影響。因此，在半導體晶片30中能夠抑制裂紋的形成。此外，第二布線層的導電圖案50由形成在整個焊盤區(qū)33上方的固體或連續(xù)導電薄膜形成。因此，與圖1OB中所示的第二實施例類似，能夠在形成第二布線層58B的狀態(tài)下測量監(jiān)控裝
S40的電特性。圖19A是通過切割工藝獲得的本實施例的半導體器件的示意性平面圖。半導體器件包括從圖4所示的半導體晶片30切割的半導體襯底30A、層疊在半導體襯底30A上方的多個通路層57A到57E(參見圖4)以及多個布線層58A到58E(參見圖4)。如圖1B所示，去除區(qū)35窄于劃片線31，因此，在芯片區(qū)32的外側遺留一部分劃片線31。這種遺留的劃片線31還包括一部分焊盤55。圖19B是遺留的焊盤55的平面圖。在切割工藝之后，應當注意的是，形成與半導體襯底30A的邊緣重合的焊盤33的外緣部分33A。焊盤55形成在焊盤區(qū)33的整個區(qū)域上方。焊盤55由固體導電薄膜(例如，連續(xù)形成在焊盤區(qū)33內的金屬膜)形成。此外，沿焊盤55的外緣部分33B設置多個通路塞V5排列成行，其中部分33B從半導體襯底30A的邊緣略微向內偏移。圖19C是表示第二到第四布線層的布線層58B到58D(參見圖4)的橫剖面圖。參見圖19C，以線形圖案的形式，沿從半導體襯底30A的邊緣偏移的焊盤區(qū)33的外緣部分33B遺留一部分導電圖案50。應當注意的是，設置多個通路塞V5以與導電圖案50重疊。[第六實施例]
接著，將對第六實施例進行描述。在下文中，將僅對其與第一實施例的差異進行描述而省略對相同結構的那些部件的說明。圖20A是表示在進行切割工藝之前的狀態(tài)下位于根據第六實施例的半導體晶片30上的焊盤55的平面圖。圖20A表示本實施例的頂層焊盤55的平面圖形狀與圖3B中所示的第一實施例的焊盤55的平面圖形狀相同。圖20B是表示除了頂層布線層之外的布線層的導電圖案50的橫剖面圖。在圖20B中，導電圖案50由設置在鄰近焊盤區(qū)33的四個角的點狀圖案50A形成。在所示的實例中，在四個角中的每一個處設置三個點狀圖案50A。因此，三個點狀圖案50A中的一個被設置在對應于焊盤區(qū)33的頂點的位置。另外兩個點狀圖案50A被設置在沿兩個方向從頂點沿焊盤區(qū)33的各外緣偏移的各位置處。應當注意的是，任意點狀圖案50A被形成為從去除區(qū)35偏移。在切割之后，第一到第四層的導電圖案50仍留在與從作為切割 結果而形成的半導體襯底30A的邊緣偏移的焊盤區(qū)33的那些頂點對應的各位置處。圖20C是沿圖20A和圖20B的線16C-16C的剖面圖。參見圖20C，可以看出第一到第四布線層的導電圖案50設置在去除區(qū)35的各側并與其偏移。圖21A是通過切割工藝獲得的本實施例的半導體器件的示意性平面圖。半導體器件包括從圖4所示的半導體晶片30切割的半導體襯底30A、層疊在半導體襯底30A上方的多個通路層57A到57E(參見圖4)以及多個布線層58A到58E(參見圖4)。如圖1B所示，去除區(qū)35窄于劃片線31，因此，在芯片區(qū)32的外側遺留一部分劃片線31這種遺留的劃片線31還包括一部分焊盤55。圖21B是遺留的焊盤55的平面圖。在切割工藝之后，應當注意的是，形成與半導體襯底30A的邊緣重合的焊盤33的外緣部分33A。焊盤55形成在焊盤區(qū)33的整個區(qū)域上方。焊盤55由固體導電薄膜(例如，連續(xù)形成在焊盤區(qū)33內的金屬膜)形成。此外，可以看到，對應于焊盤55的頂點且位于外緣IlA的內側處設置有通路塞V5的陣列，在所示的實例中是二個。圖21C是表示第二到第四布線層的布線層58B到58D(參見圖4)橫剖面圖。參見圖21C，有三個導電圖案50留在焊盤區(qū)33外緣的角部，因此而位于焊盤區(qū)33的頂點處，從半導體襯底30A的邊緣偏移。此外，設置三個通路塞V5以分別與三個導電圖
案50重疊。圖22是表示在切割工藝之前的階段中根據第三實施例的改型的半導體器件的導電圖案50的橫剖面圖。在圖22的改型中，在焊盤區(qū)33的四個角處設置鉤形圖案。鉤形圖案具有從焊盤區(qū)33的頂點沿兩個邊緣延伸的平面圖形狀。在切割之后，鉤形的導電圖案50留在焊盤區(qū)33不臨近切割后的半導體襯底30A的邊緣的兩個頂點處。類似于第一實施例，根據第六實施例以及根據第六實施例的改型，布線層58A到58D(不包括頂層布線層58E)的導電圖案50不對切割刀片的旋轉造成影響之外。因此，能夠抑制在半導體晶片30中裂紋的形成。根據第六實施例及其改型，還可以利用在焊盤區(qū)33的整個區(qū)域上方形成的固體或連續(xù)導電薄膜來形成布線層58A到58D (不包括頂層布線層58E)中的一個或兩個布線層的導電圖案50。根據這種結果，能夠在形成包括由固體連續(xù)導電薄膜形成的導電圖案50的布線層時測量監(jiān)控裝置40(參見圖2A)的電特性。從圖21的說明可以看出根據圖22的改型的半導體器件的平面結構是顯而易見的，并且將省略對其進行的說明。[第七實施例]接著，將對第七實施例進行描述。在下文中，將僅對其與第一實施例的差異進行描述而省略對相同結構的那些部件的說明。圖23A是表示根據第七實施例的半導體器件的頂層焊盤55的平面圖。在圖23A中，頂層焊盤55的平面圖形狀與圖3B中所示的第一實施例的焊盤55的平面圖形狀相同。 圖23B是設置在除了頂層布線層之外的布線層中的導電圖案50的橫剖面圖。在圖23B中，每個導電圖案50由設置在去除區(qū)35內的多個點狀圖案50A形成。因此，應當注意的是，點狀圖案50A沿去除區(qū)35的中心線排列成行。每個點狀圖案50A可形成有單個通路塞V5或多個通路塞V5。圖23C是沿圖23A和圖23B的線18C-18C的剖面圖。參見圖23C，可以看出第一到第四布線層的導電圖案50以及第二到第五層的通路塞V5被設置在去除區(qū)35內。因此，點狀圖案50A具有小于去除區(qū)35的寬度的尺寸。在切割之后，頂層布線層的一部分焊盤55遺留在半導體器件中，然而應當注意的是，在切割之后，布線層58A到58D的導電圖案或通路層57A到57B的通路塞均沒有遺留在半導體器件中。因此，根據第七實施例，與第一實施例類似，除了頂層布線層58E之外，由布線層58A到58D的導電圖案50的金屬韌性傳給切割刀片34的影響不大，且對切割刀片的旋轉速度或饋送速度影響不大。因此，能夠抑制在半導體晶片30中的裂紋的形成。另外，根據第七實施例，還可以由在焊盤區(qū)33的整個區(qū)域上方形成的固體或連續(xù)導電薄膜來形成布線層58A到58D (不包括頂層布線層58E)中的一個或兩個布線層的導電圖案50。在形成包括由固體連續(xù)導電薄膜形成的導電圖案50的布線層時，能夠測量監(jiān)控裝置40 (參見圖2A)的電特性。圖24A是通過切割工藝獲得的本實施例的半導體器件的示意性平面圖。半導體器件包括從圖4所示的半導體晶片30中切割的半導體襯底30A、層疊在半導體襯底30A上方的多個通路層57A到57E(參見圖4)以及多個布線層58A到58E(參見圖4)。如圖1B所示，去除區(qū)35窄于劃片線31，因此，在芯片區(qū)32的外側遺留一部分劃片線31。這種遺留的劃片線31還包括一部分焊盤55。圖24B是遺留的焊盤55的平面圖。在切割工藝之后，應當注意的是，形成與半導體襯底30A的邊緣重合的焊盤33的外緣部分33A。焊盤55形成在焊盤區(qū)33的整個區(qū)域上方。焊盤55由固體導電薄膜(例如，連續(xù)形成在焊盤區(qū)33內的金屬膜)形成。根據本實施例，在遺留的焊盤55上未形成通路塞。圖24C是表示第二到第四布線層的布線層58B到58D(參見圖4)的橫剖面圖。參見圖24C，應當注意的是，導電圖案50未遺留在焊盤區(qū)50內，因此，沒有出現(xiàn)設置多個通路塞V5以與導電圖案50重疊的情況。
在本實施例中，如圖25A所示，可以將構成導電圖案50的點狀圖案50A設置成兩行。此外，如圖25B所示，導電圖案50也可形成為這樣的線性圖案，該線性圖案沿去除區(qū)35的中心線延伸并替代多個點狀圖案。此外，如圖25C所示，這種線性圖案還可設置成兩行?？梢匀我庠O置導電圖案50沿切割刀片34的饋送方向的長度，只要其不超過由頂層布線層的焊盤55的尺寸提供的上限值即可。在下文中，將參照圖26A到圖26D對應用第七實施例的結構的影響進行說明。圖26A表示根據比較例的半導體器件的焊盤區(qū)33內的導電圖案50的布局。參見圖26A，比較例的導電圖案50設置在從去除區(qū)35偏移的焊盤區(qū)33的四個角處。由于去除區(qū)35未接觸導電圖案50，因此，在切割工藝中能夠抑制裂紋形成。然而，應當注意的是，由于減小了劃片線的寬度，焊盤區(qū)33的尺寸也相應地減小。圖26B表示在焊盤區(qū)33的尺寸變得小于圖36A的焊盤區(qū)33的情況下去除區(qū)35 和導電圖案50之間的位置關系。參見圖26B，可以看出，由于焊盤區(qū)33的縮減，導致了在焊盤區(qū)33的四個角處造成導電圖案50之間的間隔的相應縮小。因此，根據該比較例，出現(xiàn)了對應于此的去除區(qū)35縮小的問題。圖26C是根據第七實施例的半導體器件的導電圖案50和去除區(qū)35之間的位置關系的再現(xiàn)。此外，圖26D表示在焊盤區(qū)33的尺寸已經變得小于圖26C的焊盤區(qū)33的情況下導電圖案50和去除區(qū)35之間的位置關系。參見圖26D，應當注意的是，由于根據第七實施例的導電圖案50被設置在去除區(qū)35內，因此，與圖36C的情況相比，不需要使去除區(qū)35過度地變窄。如上所述，即使當劃片線的寬度變窄時，也沒有必要使用第七實施例的結構以使去除區(qū)35的寬度變窄。[第八實施例]接著，將對第八實施例進行描述。在下文中，將僅對其與第一實施例的差異進行描述而省略對相同結構的那些部件的說明。圖27A是表示形成在根據第八實施例的半導體晶片的劃片線31中的頂層布線層焊盤55的平面圖。圖27A表示本實施例的頂層焊盤55的平面圖形狀與上述圖3B中所示的第一實施例的焊盤55的平面圖形狀相同。圖27B是設置在除了頂層布線層的其他布線層中的導電圖案50的橫剖面圖。參見圖27B，通過多個分布在焊盤區(qū)33內的離散的點狀圖案50A形成第八實施例的導電圖案50。在所示的實例中，點狀圖案50A以行和列的形式均勻地分布，其中行方向與去除區(qū)的延伸邊緣一致，而列方向與去除區(qū)的寬度方向一致。在一個點狀圖案50A中設置一個通路塞V5。然而，在一個點狀圖案50A中也可設置多個通路塞V5。圖27C是沿圖27A和圖27B的線20C-20C的剖面圖。參見圖27C，應當注意的是，通過在其間設置的通路塞V5沿厚度方向連接彼此相鄰的導電圖案50。此外，應當注意的是，通過第五層的通路塞V5將第四布線層的導電圖案50和頂層布線層的焊盤55彼此連接。圖28A是通過切割工藝獲得的半導體器件的示意性平面圖。半導體器件包括從圖4所示的半導體晶片30中切割的半導體襯底30A、層疊在半導體襯底30A上方的多個通路層57A到57E(參見圖4)以及多個布線層58A到58E (參見圖4)。如圖1B所示，去除區(qū)35窄于劃片線31，因此，在芯片區(qū)32的外側遺留一部分劃片線31。這種遺留的劃片線31還包括一部分焊盤55。圖28B是遺留的焊盤55的平面圖。在切割工藝之后，應當注意的是，形成與半導體襯底30A的邊緣重合的焊盤33的外緣部分33A。焊盤55形成在焊盤區(qū)33的整個區(qū)域上方。焊盤55由固體導電薄膜(例如，連續(xù)形成在焊盤區(qū)33內的金屬膜)形成。在外緣33A和焊盤55的外緣部分33B之間的區(qū)域中，可以看出存在大量通路塞V5的矩陣陣列。圖28C是表示第二到第四布線層的布線層58B到58D(參見圖4)的橫剖面圖。參見圖28C，應當注意的是，在外緣部分33A和焊盤區(qū)33的外緣部分之間的區(qū)域內以矩形陣列的形式遺留大量相互隔離的導電圖案50。此外，設置大量通路塞V5以與各導電圖案50重疊。
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類似于第一實施例，根據第八實施例，布線層58A到58D (不包括頂層布線層58E)的導電圖案50對切割刀片的旋轉速度和饋送速度影響不大。因此，能夠抑制在半導體晶片30中的裂紋的形成。根據第八實施例，還可以利用在焊盤區(qū)33的整個區(qū)域上方形成的固體或連續(xù)導電薄膜來形成布線層58A到58D (不包括頂層布線層58E)中的一個或兩個布線層的導電圖案50。在形成包括由固體連續(xù)導電薄膜形成的導電圖案50的布線層時，能夠測量監(jiān)控裝置40 (參見圖2A)的電特性。此外，根據本實施例，也可以形成一部分點狀圖案50A以沿如圖29A中所示的行方向(去除區(qū)35的延長方向)連續(xù)地延伸，以形成線性圖案50B。優(yōu)選地，在包含于去除區(qū)35內的位置處設置這種線性圖案50B。這種設置在去除區(qū)35內的線性圖案50B在切割工藝中對切割刀片的旋轉影響不大。同時，通過增加線性圖案50B的寬度，可以考慮將圖29A所示的導電圖案50用作探針接觸的焊盤發(fā)的可能性。然而，應當注意的是，當劃片線的寬度減小且焊盤區(qū)33的尺寸減小時，去除區(qū)35的寬度也減小。在這種情況下，也有必要減小線性圖案50B的寬度。例如，當劃片線的寬度減小到大約40 μ m且焊盤區(qū)33的邊長減小到大約35 μ m時，有必要將去除區(qū)35的寬度減小到大約10 μ m。在這種情況下，有必要將線狀圖案50B形成為具有ΙΟμπι或以下的寬度。然而，很難以良好的重現(xiàn)性讓探頭接觸到寬度為ΙΟμπι或以下的線性圖案。因此，優(yōu)選在頂層布線層的焊盤區(qū)33內設置由固體或連續(xù)膜形成的焊盤55。同時，在本實施例中，沒有必要如圖29Β所示那樣在整個焊盤區(qū)33上方均勻地形成點狀圖案50Α。因此，例如，可以形成這樣的區(qū)域，在該區(qū)域中沒有點狀圖案50Α形成在一部分焊盤區(qū)33中與去除區(qū)35的延長方向垂直交叉的邊緣附近。此外，根據本實施例，也可以沿行方向連續(xù)形成圖29Β的一部分點狀圖案50Α以形成如圖29C所示的線性圖案50Β。[第九實施例]接著，將對第九實施例進行描述。在下文中，將僅對其與第一實施例的差異進行描述而省略對相同結構的那些部件的說明。圖30Α是表示形成在根據第九實施例的半導體晶片30的劃片線31上的頂層布線層焊盤55的平面圖。在圖30A中，頂層焊盤55的平面圖形狀與圖3B中所示的第一實施例的焊盤55的平面圖形狀相同。圖30B是設置在除了頂層布線層之外的其他布線層中的導電圖案50的橫剖面圖。參見圖30B，通過沿焊盤區(qū)33的外緣分布的多個離散的點狀圖案50A形成本實施例的導電圖案50。在焊盤區(qū)33內的深處，設置代替點狀圖案50A的虛設圖案66。在一個點狀圖案50A內，設置一個通路塞V5。另一方面,在其是虛設圖案66的情況下,未設置通路塞。圖30C是沿圖30A和圖30B 的線23C-23C的剖面圖。參見圖30C，布線層58A到58E的導電圖案50和焊盤55經由通路塞V5彼此連接。然而，在對應于虛設圖案66的位置處,未設置通路塞V5。因此,虛設圖案66被電性隔離。然而，在例如通過鑲嵌工藝形成布線層時，這種虛設圖案66起到抑制凹陷或侵蝕的形成的作用。圖31A是通過切割工藝獲得的本實施例的半導體器件的示意平面圖。半導體器件包括從圖4所示的半導體晶片30中切割的半導體襯底30A、層疊在半導體襯底30A上方的多個通路層57A到57E(參見圖4)以及多個布線層58A到58E(參見圖4)。如圖1B所示，去除區(qū)35窄于劃片線31，因此，在芯片區(qū)32的外側遺留一部分劃片線31。這種遺留的劃片線31還包括一部分焊盤55。圖31B是遺留的焊盤55的平面圖。在切割工藝之后，應當注意的是，形成與半導體襯底30A的邊緣重合的焊盤33的外緣部分33A。焊盤55形成在焊盤區(qū)33的整個區(qū)域上方。對于焊盤55,形成有多個通路塞V5沿外緣表面33B排列成行。圖31C是表示第二到第四布線層的布線層58B到58D(參見圖4)的橫剖面圖。參見圖31C，應當注意的是，在外緣部分33A和焊盤區(qū)33的外緣部分之間的區(qū)域內以矩形陣列的形式遺留有大量相互隔離的導電圖案50。此外，設置大量通路塞V5以與各導電圖案50重疊。此外，在每個導電圖案50中，設置有多個通路塞V5沿外緣部分33B排列成行。此外，形成有多個通路塞V5沿外緣33B排列成行，以及形成有虛設圖案66在其內部區(qū)域中排列成行和列，因此，在焊盤區(qū)33的區(qū)域內，虛設圖案66被限定在外緣部分33A和通路塞V5的陣列之間。根據第九實施例，與圖27A-圖27C所示的第八實施例類似，也能夠在半導體晶片30中抑制裂紋形成。[第十實施例]接著，將參照圖32A到圖32C對第十實施例進行描述。在下文中，將僅對其與第一實施例的差異進行描述而省略對相同結構的那些部件的說明。圖32A是表示形成在根據第十實施例的半導體晶片30的劃片線31上的頂層布線層焊盤55的平面圖。圖32B是設置在除了頂層布線層之外的布線層中的導電圖案50的橫剖面圖。參見圖32B，與第七實施例的情況相反，本實施例的導電圖案30是以在去除區(qū)35內沿去除區(qū)35連續(xù)地延伸的延長導電帶的形式形成的。在本實施例中，應當注意的是，導電圖案50沿去除區(qū)35的中心線排列成行。此外，每個導電圖案50形成有沿導電圖案50的延長方向排列的大量通路塞V5。
此外，如圖32B所示，形成構成了布線到劃片的監(jiān)控器的導電圖案50C和50D，類似于源極布線42、漏極布線43、阱布線44等用于圖2A的實施例的情況，在根據本實施例的低于頂層布線層58E的布線層58A、58B、58C和58D中，沿著導電圖案50，其中在平面圖中以延長導電帶的形式形成導電圖案50C和50D以使其被包括在去除區(qū)35中，該延長導電帶在圖32(A)的焊盤55下面沿劃片線31的延伸方向延伸。雖然在所示實例中，這些導電圖案50C和50D被繪制成通過焊盤55的下側，應當注意的是，這些導電圖案50C和50D各自具有電性連接至其它焊盤55(未示出)的末端。圖32C是沿圖32A和圖32B的線24C-24C的剖面圖。參見圖32C，可以看出第一到第四布線層的導電圖案50以及第二到第五層的通路·塞V5被設置在去除區(qū)35內。因此，導電圖案50由具有小于去除區(qū)35的寬度且因此而小于焊盤55的寬度并沿去除區(qū)35連續(xù)地延伸的延長導電帶形成。此外，通路塞V5具有遠小于導電圖案50的寬度的直徑。此外，在頂層布線層焊盤55的下側，可以看到導電圖案50C和50D形成在去除區(qū)35內作為包括導電圖案50的一部分布線層58A到58D。這些導電圖案50C和50D由沿去除區(qū)35延伸的延長導電帶形成且必要時連接至導電圖案50。因此，根據本實施例，選擇導電圖案50C和50D的位置和寬度，使其在焊盤區(qū)的平面圖中不橫向伸出超過去除區(qū)35的寬度。由于導電圖案50C和50D因此包括在去除區(qū)35內而不是形成在外側，因此，即使當進行切割工藝時切割刀片34的位置發(fā)生波動時，本實施例也能夠消除切割刀片34撞到這些位于外側的導電圖案的情況。根據圖32A到圖32C的實施例，在切割之后，在半導體器件中也會遺留有一部分頂層布線層的焊盤55，然而應當注意的是，沒有任何導電圖案50和通路塞V5甚至導電圖案50C和50D仍遺留在布線層58A到58D (不包括頂層布線層)和通路層57A到57E中。這里，應當注意的是，去除區(qū)35可具有如上所述的15μπι到50 μ m范圍內的寬度，因此，導電圖案50以及導電圖案50C和50D被形成在劃片線31的中心線上具有15μπι到50 μ m范圍內的寬度的區(qū)域內。圖33A是通過切割工藝獲得的本實施例的半導體器件的示意性平面圖。半導體器件包括從圖4所示的半導體晶片30中切割的半導體襯底30A、層疊在半導體襯底30A上方的多個通路層57A到57E(參見圖4)以及多個布線層58A到58E(參見圖4)。如圖1B所示，去除區(qū)35窄于劃片線31，因此，在芯片區(qū)32的外側遺留一部分劃片線31。這種遺留的劃片線31還包括一部分焊盤55。圖33B是遺留的焊盤55的平面圖。在切割工藝之后，應當注意的是，形成與半導體襯底30A的邊緣重合的焊盤33的外緣部分33A。焊盤55形成在焊盤區(qū)33的整個區(qū)域上方。在本實施例中，應當注意的是通路塞V5不包括在遺留的焊盤55中。圖33C是表示第二到第四布線層的布線層58B到58D(參見圖4)的橫剖面圖。參見圖33C，應當注意的是，由于通路塞V5不包括在根據本實施例的焊盤區(qū)33的外緣的位于外緣部分33A和外緣部分33B之間的區(qū)域中，因此，在這種區(qū)域中不包括導電圖案。在第十實施例中，也是由在布線層58A到58D(不包括布線層58E)中沿去除區(qū)35延伸的延長導電帶來形成導電圖案50，并且彼此分離地形成類似于延長導電帶的導電圖案50C和50D。這樣，例如，與圖6的比較例相比，金屬韌性對切割刀片34的影響是有限的，對切割刀片34的旋轉速度或饋送速度也影響不大。因此，根據本實施例，在切割時，能夠抑制在半導體晶片30中的裂紋的形成，且切割刀片34的壽命也得以延長。在下文中，如稍后將參照實際的實例所做的說明所示，沒有必要對所有布線層提供導電圖案50C和50D。在沒有對所有布線層提供導電圖案50C和50D的這種結構中，導電圖案50C和50D在去除區(qū)35內的形成密度得以降低，并且當使用切割刀片34時能夠實現(xiàn)穩(wěn)定的切割。此外，根據第十實施例，在頂層布線層的焊盤55的正下方形成用于劃片監(jiān)控器的布線的導電圖案50C和50D，與第一實施例將這種導電圖案形成頂層布線層的焊盤55外側(從平面圖中觀看)的構造相比，可以使劃片區(qū)的寬度變窄，并且這樣一來，還可以增加通過切割工藝從一個半導體晶片獲得的半導體芯片的數量。這種導電圖案50C和50D可以被形成為從焊盤55下面經過以電性連接至其它焊盤55，因此，其能夠利用位于劃片線31正下方且與劃片線重疊的區(qū)域(從平面圖中觀看)，從而有效地為各種監(jiān)控裝置布線。 接著，將參照圖34A到圖34C對第十實施例的改型進行說明。在附圖中，用相同的附圖標記來指代之前描述過的那些部件并將省略對其進行的說明。圖34A是表示本實施例的頂層布線層的焊盤55的平面圖，圖34B是設置在除了頂層布線層之外的其他布線層中的導電圖案50的橫剖面圖，而圖34C是沿圖34A和圖34B的虛線25C-25C的剖面圖。根據第十實施例，也可以利用在焊盤區(qū)33的整個區(qū)域上方形成的固體或連續(xù)導電薄膜來形成布線層58A到58D (不包括頂層布線層58E)中的一個或兩個布線層的導電圖案50。與前述圖1OB的實例類似，在形成包括由固體連續(xù)導電薄膜形成的導電圖案50的布線層時，能夠測量監(jiān)控裝置40 (參見圖2A)的電特性。這里，應當注意的是，圖34C是沿圖34A和圖34B的線25C-25C的剖面圖。在圖34C的實例中，通過類似于圖1OB的實例的布線層50，在布線層58B中形成與頂層布線層的焊盤55相同的形狀和尺寸的焊盤。在這種情況下，導電圖案50C和50D未形成在布線層58B中，而這些導電圖案的功能是通過其它布線層的導電圖案來實現(xiàn)的。圖35A是表示本實施例的在劃片線31中具有焊盤結構的半導體晶片的實例的平面圖，圖35B是表示形成在這種劃片線31中的監(jiān)控裝置40的實例的平面圖，而圖36A和圖36B是分別沿圖35A的平面圖的線27A-27A和27B-27B的剖面圖。圖35A表示頂層布線層的焊盤55。在附圖中，用相同的附圖標記來指代之前描述過的那些部件并將省略對其進行的說明。參見圖36A的剖面圖，例如，在本實施例中，類似于其它布線層58A到58D，布線層58E形成在圖32C的結構中的通路層57E上，且類似于其它布線層57B到57E，下一個通路層57F形成在布線層58E上。此外，類似于其它布線層58A到58D，下一個布線層58F形成在通路層57F上，且類似于其它布線層57B到57E，下一個通路層57G形成在布線層58F上。此外，類似于圖32A的布線層58E，包括頂層布線層的焊盤55的布線層58G形成在通路層57G 上。參見圖35A和圖35B以及圖36A和圖36B，劃片線31形成有沿著劃片線31連續(xù)不斷的頂層布線層的焊盤55 (已經參照圖32A到圖32C以及圖34A到圖34C中的任一圖加以描述)，并且從形成在半導體晶片30上的監(jiān)控裝置40延伸的導電圖案50C和50D在半導體晶片30上方沿劃片線31延伸以與焊盤55重疊(從平面圖中觀看)。導電圖案50C和50D經由通路塞V5的疊層和導電圖案50電性連接至各焊盤55 (將在圖36A的剖面圖中說明)。在圖35B的實例中，監(jiān)控裝置40包括在半導體晶片30中由裝置隔離區(qū)401限定的有源區(qū)40A和阱接觸40B，其中在有源區(qū)40A中形成具有柵極40G、源極區(qū)40S和漏極區(qū)40D的晶體管Tr。晶體管的源極區(qū)40S經由通路塞42V連接至源極布線42，而漏極區(qū)40D經由通路塞43V連接至漏極布線43。此外，柵極40G經由通路塞41V連接至柵極布線41，而阱40B經由通路塞44V連接至阱布線44。源極布線42和漏極布線43作為導電圖案50C在半導體晶片30上方延伸，而柵極布線41和阱布線43作為導電圖案50D在半導體晶片30上方延伸。由于這種結構，從平面圖中觀看，不會發(fā)生如同將從圖35A的平面圖看到的那樣 的用于布線的導電圖案50C或50D被形成在焊盤55的側面的情況，因此，能夠根據焊盤55的尺寸來減小劃片線31的寬度。此外，根據這種結構，如圖36A和圖36B的剖面圖所示，僅在一部分去除區(qū)35內高密度地形成導電圖案50，其中導電圖案50和通路塞V5以層疊的方式形成，且從平面圖中觀看，它們彼此重疊。然而，從圖36B的剖面圖可以看出，在不包括導電圖案50的一部分去除區(qū)35中，導電圖案的密度很低。因此，在具有這種結構的去除區(qū)35的切割中，可以有效地避免由于金屬圖案的韌性引起的切割刀片34的旋轉速度出現(xiàn)很大變化且作為切割結果獲得的半導體芯片產生裂紋的問題。雖然已經參照實施例對本發(fā)明進行說明，但應當注意的是，本發(fā)明不限于這種特定的實施例。例如，對于本領域技術人員而言顯而易見的是，可以進行各種改型、改進和組合。
權利要求
1.一種半導體器件，包括 半導體襯底，所述半導體襯底包括劃片區(qū)和芯片區(qū)； 多個布線層，形成在所述半導體晶片上方； 通路層，插在所述多個布線層之間； 導電薄膜，分別形成在所述多個布線層中；以及 通路塞，設置在所述通路層中，使得所述通路塞將分別位于所述通路層的上方和下方的所述布線層的導電薄膜彼此連接， 其中所述劃片區(qū)沿所述半導體襯底的邊緣而位于所述芯片區(qū)的外緣， 所述劃片區(qū)包括位于所述邊緣附近的焊盤區(qū)，在從垂直于所述襯底而看到的平面圖中，所述焊盤區(qū)與所述多個布線層的導電薄膜重疊， 所述多個布線層包括第一布線層和第二布線層， 在從垂直于所述襯底而看到的平面圖中，所述第一布線層的導電薄膜包括形成在所述焊盤區(qū)的整個表面上方的第一導電圖案，以及 在從垂直于所述襯底而看到的平面圖中，所述第二布線層的導電薄膜包括形成在一部分所述焊盤區(qū)中的第二導電圖案。
2.根據權利要求1所述的半導體器件，其中所述第二布線層的導電薄膜包括構成所述第二導電圖案的多個部件，所述多個部件相互分離地設置在所述焊盤區(qū)內。
3.根據權利要求1或2所述的半導體器件，其中所述第二導電圖案至少形成在從所述邊緣偏移的位置處。
4.根據權利要求1或2所述的半導體器件，其中所述第二導電圖案至少沿所述焊盤區(qū)的一部分外緣而設置，使得所述第二導電圖案與所述邊緣不重疊。
5.根據權利要求1或2所述的半導體器件，其中所述焊盤區(qū)被這樣的部分所限定■ 與所述邊緣相對的第一外緣部分；延伸到所述邊緣和所述第一外緣部分的第二外緣部分；以及延伸到所述邊緣和所述第一外緣部分的第三外緣部分，所述焊盤區(qū)具有由所述第一外緣部分和所述第二外緣部分形成的第一頂點，由所述第一外緣部分和所述第三外緣部分形成的第二頂點，并且其中所述第二導電圖案被設置在鄰近所述第一頂點和所述第二頂點處。
6.根據權利要求5所述的半導體器件，其中所述第二導電圖案呈鉤狀且被設置在鄰近所述第一頂點或所述第二頂點處。
7.一種晶片，包括 半導體襯底，包括劃片區(qū)和由所述劃片區(qū)限定的芯片區(qū)； 布線層，形成在所述半導體襯底上； 金屬焊盤，沿所述劃片區(qū)的中心線形成；以及 第一和第二導電圖案，形成在所述布線層中，所述第一導電圖案電性連接至所述焊盤，并且從平面圖中觀看，所述第一導電圖案被設置為至少與所述焊盤重疊， 從平面圖中觀看，所述第二導電圖案被設置為至少與所述焊盤重疊，并且所述第二導電圖案與所述第一導電圖案分離。
8.根據權利要求7所述的晶片，其中位于所述焊盤下面的所述第一和第二導電圖案被形成在進行切割工藝時被切割刀片去除的區(qū)域中。
9.根據權利要求8所述的晶片，其中所述區(qū)域的寬度為15μπι到50μπι。
10.根據權利要求7-9中任一項所述的晶片，其中所述第二導電圖案與所述焊盤電性隔離。
11.一種半導體器件的制造方法，包括 在半導體晶片上形成監(jiān)控裝置，所述半導體晶片的表面形成有劃片區(qū)，所述劃片區(qū)在所述表面上限定多個芯片區(qū)； 在形成所述監(jiān)控裝置之后，在所述半導體晶片上方形成多層布線結構，所述多層布線結構包括交替層疊的通路層和布線層；以及 沿所述劃片線切割所述半導體晶片以將所述半導體晶片分成多個芯片， 所述通路層具有連接位于所述通路層的上方和下方的所述布線層的導電薄膜的通路塞， 所述劃片區(qū)包括去除區(qū)和焊盤區(qū)，所述去除區(qū)沿所述劃片區(qū)的寬度方向的尺寸小于所述焊盤區(qū)的尺寸， 當從平面圖中觀看時，所述焊盤區(qū)與所述多個布線層重疊， 所述多個布線層包括第一布線層和第二布線層， 當從平面圖中觀看時，所述第一布線層的導電薄膜具有占用所述焊盤區(qū)的整個區(qū)域的第一導電圖案， 當從平面圖中觀看時，所述第二布線層的導電薄膜包括占用一部分所述焊盤區(qū)的第二導電圖案，所述切割通過切割刀片來去除所述去除區(qū)，但留下一部分所述焊盤區(qū)未被去除。
全文摘要
一種半導體器件，包括布線層，形成在半導體晶片上方；通路層，位于所述布線層之間；導電薄膜，位于所述布線層中；以及通路塞，位于所述通路層中，連接位于上方和下方的布線層的導電薄膜；劃片區(qū)，沿所述半導體襯底的邊緣位于芯片區(qū)的外緣且包括位于所述邊緣附近的焊盤區(qū)，在平面圖中，所述焊盤區(qū)與所述多個布線層的導電薄膜重疊，所述多個布線層包括第一和第二布線層，在平面圖中，所述第一布線層的導電薄膜包括形成在所述焊盤區(qū)的整個表面上方的第一導電圖案，以及在平面圖中，所述第二布線層的導電薄膜包括形成在一部分所述焊盤區(qū)中的第二導電圖案。本發(fā)明能夠在半導體襯底中抑制裂紋的形成。
文檔編號H01L21/78GK103000589SQ20121034224
公開日2013年3月27日 申請日期2012年9月14日 優(yōu)先權日2011年9月15日
發(fā)明者吉澤和隆, 江間泰示, 森木拓也 申請人:富士通半導體股份有限公司