溝槽結構的制造方法
【專利摘要】本發(fā)明公開了一種溝槽結構的制造方法，包括在一基板上形成一緩沖層及位于緩沖層上的一硬式掩模層。在硬式掩模層上定義出至少一第一開口區(qū)及多個第二開口區(qū)，其中第一開口區(qū)大于每一第二開口區(qū)。對第一開口區(qū)及第二開口區(qū)實施一第一蝕刻工藝，以在緩沖層內(nèi)形成對應第一開口區(qū)的一第一凹口及對應第二開口區(qū)的多個第二凹口。對第一凹口及第二凹口實施一第二蝕刻工藝，以在基板內(nèi)形成對應第一凹口的一第一溝槽結構及對應第二凹口的多個第二溝槽結構，其中第一溝槽結構與第二溝槽結構的深度大抵相同。本發(fā)明可以提高半導體裝置的良率。
【專利說明】溝槽結構的制造方法
【技術領域】
[0001]本發(fā)明涉及一種半導體結構的制造方法，特別涉及一種溝槽結構的制造方法。
【背景技術】
[0002]反應性離子蝕刻(reactive ion etching, RIE)工藝為一常用于半導體蝕刻工藝中的一種干式蝕刻工藝。反應性離子蝕刻工藝結合了離子轟擊與化學反應，因此可達到高非等向性及高蝕刻選擇比。然而，在反應性離子蝕刻工藝中，可能產(chǎn)生反應性離子蝕刻延遲效應(reactive ion etching lag effect)。舉例來說,在借由反應性離子蝕刻工藝同時蝕刻開口尺寸不同的溝槽結構時，可能產(chǎn)生反應性離子蝕刻延遲效應，反應性離子蝕刻延遲效應可造成開口較窄的溝槽結構相較于開口較寬的溝槽結構來說具有較低的蝕刻速率，因而造成溝槽結構深度不均勻(通常開口較窄的溝槽結構深度小于開口較寬的溝槽結構深度)，降低半導體裝置的良率。
[0003]因此，亟需一種改良的溝槽結構的制造方法，以減緩或排除反應性離子蝕刻延遲效應所帶來的影響。

【發(fā)明內(nèi)容】

[0004]有鑒于此，為解決現(xiàn)有技術的問題，本發(fā)明在一基板與一硬式掩模層之間形成一緩沖層，且配合實施兩次的蝕刻工藝，其中先對硬式掩模層實施第一蝕刻工藝以在緩沖層內(nèi)形成具有不同開口尺寸的凹口，再對不同開口尺寸的凹口實施第二蝕刻工藝以在基板中形成相對應的溝槽，借以減緩或排除反應性離子蝕刻延遲效應所帶來的影響，使具有不同開口尺寸的溝槽的深度大抵相同，進而提升半導體裝置良率。
`[0005]根據(jù)上述之目的，本發(fā)明提供一種溝槽結構的制造方法。在一基板上形成一緩沖層及位于緩沖層上的一硬式掩模層。在硬式掩模層上定義出至少一第一開口區(qū)及多個第二開口區(qū)，其中第一開口區(qū)大于每一第二開口區(qū)。對第一開口區(qū)及第二開口區(qū)實施一第一蝕刻工藝，以在緩沖層內(nèi)形成對應第一開口區(qū)的一第一凹口及對應第二開口區(qū)的多個第二凹口。對第一凹口及第二凹口實施一第二蝕刻工藝，以在基板內(nèi)形成對應第一凹口的一第一溝槽結構及對應第二凹口的多個第二溝槽結構，其中第一溝槽結構與第二溝槽結構的深度大抵相同。
[0006]為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出優(yōu)選實施例，并配合所附附圖，作詳細說明如下:
【專利附圖】

【附圖說明】
[0007]圖1-圖5是繪示出根據(jù)本發(fā)明一實施例的溝槽結構的制造方法流程剖面示意圖。
[0008]【主要附圖標記說明】
[0009]10"基板
[0010]20~緩沖層[0011]3(T硬式掩模層
[0012]35a?第一開口區(qū)
[0013]35b?第二開口區(qū)
[0014]40?抗反射層
[0015]50?光阻層
[0016]70a ?第一凹口
[0017]70b ?第二凹口
[0018]90a?第一溝槽結構
[0019]90b?第二溝槽結構
【具體實施方式】
[0020]以下將詳細說明本發(fā)明實施例的制作與使用方式。然應注意的是，本發(fā)明提供許多可供應用的發(fā)明概念，其可以多種特定型式實施。文中所舉例討論的特定實施例僅為制造與使用本發(fā)明的特定方式，非用以限制本發(fā)明的范圍。此外，在不同實施例中可能使用重復的附圖標記或標示。這些重復僅為了簡單清楚地敘述本發(fā)明，不代表所討論的不同實施例及/或結構之間具有任何關聯(lián)性。再者，當述及一第一材料層位于一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層的情形。在附圖中，實施例的形狀或是厚度可擴大，以簡化或是方便標示。再者，圖中未繪示或描述的元件，為所屬【技術領域】中普通技術人員所知的形式。
[0021]基板上方可以形成任何所需的半導體元件，例如MOS晶體管、電阻、邏輯元件等，不過此處為了簡化附圖，僅以平整的基底表示之。在本發(fā)明的敘述中，“基板”一詞可包括半導體晶圓、半導體晶圓上已形成的元件、或是覆蓋在晶圓上的各種涂層。
[0022]圖1-圖5是示出根據(jù)本發(fā)明一實施例的溝槽結構100的制造方法流程剖面示意圖。首先，參見圖1，在一基板10上形成一緩沖層20及位于緩沖層上的一硬式掩模層30。基板10可包括一娃基板或其他半導體基板。緩沖層20可包括氮化娃。在一些實施例中，緩沖層20的厚度可約為10-50埃。硬式掩模層30可包括各種合適材質,例如金屬、外延娃、娃化鈦及娃硼玻璃(borosilicate glass, BSG),然而不限于此。應注意的是,在選擇緩沖層20及硬式掩模層30的材質時，優(yōu)選為硬式掩模層30與緩沖層20的蝕刻選擇比高，即硬式掩模層30的蝕刻速率高于緩沖層20的蝕刻速率。在一些實施例中，可進一步在硬式掩模層30上形成一抗反射層40?？狗瓷鋵涌砂ㄢ仭⒍趸?、氮化鈦、碳、氧化鉻或其組合。
[0023]接著，如圖2所示，在硬式掩模層30(或抗反射層40，如果有的話)上定義出至少一第一開口區(qū)35a及多個第二開口區(qū)35b，其中第一開口區(qū)35a大于每一第二開口區(qū)35b，亦即，第一開口區(qū)35a為疏離(isolated)開口區(qū)，且第二開口區(qū)35b為密集(dense)開口區(qū)。在本實施例中，可借由在硬式掩模層30(或抗反射層40，如果有的話)上形成圖案化的光阻層50以定義第一開口區(qū)35a及第二開口區(qū)35b,其中圖案化的光阻層50暴露出第一開口圖案區(qū)35a及第二開口圖案區(qū)35b的硬式掩模層30?？衫斫獾氖?，雖然圖2中僅繪示一第一開口區(qū)35a，然亦可形成兩個或更多的第一開口區(qū)35a，且可形成與第一開口區(qū)35a及第二開口區(qū)35b大小不同的其他開口區(qū)。
[0024]接著，參見圖3，對第一開口區(qū)35a及第二開口區(qū)35b實施一第一蝕刻工藝，以在緩沖層20內(nèi)形成對應第一開口區(qū)35a的一第一凹口 70a及對應第二開口區(qū)35b的多個第二凹口 70b。如此一來，第一凹口 70a相較于第二凹口 70b具有較大的開口尺寸。再者，第一凹口 70a與第二凹口 70b的深度差異為3-5埃。第一蝕刻工藝可包括各種非等向性干蝕刻工藝，例如一反應性離子蝕刻(reactive ion etching, RIE)工藝。
[0025]之后，如圖4所示，對第一凹口 70a及第二凹口 70b實施一第二蝕刻工藝，例如反應性離子蝕刻工藝，以在基板10內(nèi)形成對應第一凹口 70a的一第一溝槽結構90a及對應第二凹口 70b的多個第二溝槽結構90b，其中第一溝槽結構90a與第二溝槽結構90b的深度大抵相同。舉例來說，第一溝槽結構90a與第二溝槽結構90b的深度差異為3-5埃。由于第一凹口 70a相較于第二凹口 70b具有較大的開口尺寸，因此第一溝槽結構90a相較于第二溝槽結構90b具有較大的開口尺寸。
[0026]在實施上述第一蝕刻工藝時，由于第一開口區(qū)35a大于第二開口區(qū)35b，因此可能產(chǎn)生反應性離子蝕刻延遲效應，使硬式掩模層30與緩沖層20中對應第一開口區(qū)35a與對應第二開口區(qū)35b的部分的蝕刻速率不同，其中硬式掩模層30與緩沖層20中對應第一開口區(qū)35a的部分的蝕刻速率可較硬式掩模層30與緩沖層20中對應第二開口區(qū)35b的部分的蝕刻速率快。然而，由于硬式掩模層30與緩沖層20的蝕刻選擇比高，因此在進行第一蝕刻工藝時，分別相較于硬式掩模層30對應第一開口區(qū)35a與對應第二開口區(qū)35b的部分，緩沖層20中對應第一開口區(qū)35a與對應第二開口區(qū)35b的部分的蝕刻速率可皆降低，進而使緩沖層20中對應第一開口區(qū)35a與第二開口區(qū)35b兩處的蝕刻速率的差異縮小，而減緩或排除反應性離子蝕刻延遲效應所帶來的影響。因此，在后續(xù)進行第二蝕刻工藝來蝕刻緩沖層20與基板10后所形成的第一溝槽結構90a與第二溝槽結構90b的深度可大抵相同。在實施圖4所示步驟后，通過一公知工藝以移除硬式掩模層30及緩沖層20 (及抗反射層40，如果有的話)，完成溝槽結構100的制造。
[0027]在上述實施例中，在基板10上依序形成緩沖層20及硬式掩模層30之后，在硬式掩模層30上定義出至少一第一開口區(qū)35a及多個第二開口區(qū)35b，其中第一開口區(qū)35a大于每一第二開口區(qū)，再實施兩次的蝕刻工藝，其中先對第一開口區(qū)35a與第二開口區(qū)35b實施第一蝕刻工藝以在緩沖層20內(nèi)形成分別對應第一開口區(qū)35a及第二開口區(qū)35b的第一凹口 70a及第二凹口 70b，再對第一凹口 70a及第二凹口 70b實施第二蝕刻工藝以在基板10中形成相對應的第一溝槽結構90a及第二溝槽結構90b。由于硬式掩模層30與緩沖層20的蝕刻選擇比高，因此相較于硬式掩模層30對應第一開口區(qū)35a與對應第二開口區(qū)35b的部分的蝕刻速率差，緩沖層20對應第一開口區(qū)35a與對應第二開口區(qū)35b的部分的蝕刻速率差可降低，因此可減緩或排除反應性離子蝕刻延遲效應所帶來的影響，使所形成的第一溝槽結構90a及第二溝槽結構90b的深度大抵相同，進而提升半導體裝置良率。
[0028]雖然本發(fā)明已以數(shù)個優(yōu)選實施例發(fā)明如上，然其并非用以限定本發(fā)明，任何所屬【技術領域】中普通技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作任意的更動與潤飾，因此本發(fā)明的保護范圍當視所附權利要求所界定的范圍為準。
【權利要求】
1.一種溝槽結構的制造方法，包括下列步驟: 在一基板上形成一緩沖層及位于該緩沖層上的一硬式掩模層； 在該硬式掩模層上定義出至少一第一開口區(qū)及多個第二開口區(qū)，其中該第一開口區(qū)大于每一第二開口區(qū)； 對該第一開口區(qū)及所述多個第二開口區(qū)實施一第一蝕刻工藝，以在該緩沖層內(nèi)形成對應該第一開口區(qū)的一第一凹口及對應所述多個第二開口區(qū)的多個第二凹口 ；及 對該第一凹口及所述多個第二凹口實施一第二蝕刻工藝，以在該基板內(nèi)形成對應該第一凹口的一第一溝槽結構及對應所述多個第二凹口的多個第二溝槽結構，其中該第一溝槽結構與該第二溝槽結構的深度大抵相同。
2.如權利要求1所述的溝槽結構的制造方法，還包括在該硬式掩模層上形成一抗反射層。
3.如權利要求2所述的溝槽結構的制造方法，其中該抗反射層包括鈦、二氧化鈦、氮化鈦、碳、氧化鉻或其組合。
4.如權利要求1所述的溝槽結構的制造方法，其中該緩沖層包括氮化硅。
5.如權利要求4所述的溝槽結構的制造方法，其中該緩沖層的厚度為10-50埃。
6.如權利要求1所述的溝槽結構的制造方法，其中該硬式掩模層包括金屬、外延硅、硅化鈦、硅硼玻璃或其組合。
7.如權利要求1所述的溝槽結構的制造方法，其中該第一蝕刻工藝為一反應性離子蝕刻工藝。
8.如權利要求1項所述的溝槽結構的制造方法，其中該第二蝕刻工藝為一反應性離子蝕刻工藝。
9.如權利要求1所述的溝槽結構的制造方法，其中該第一開口區(qū)為一疏離開口區(qū)，且該第二開口區(qū)為一密集開口區(qū)。
10.如權利要求1所述的溝槽結構的制造方法，其中該第一溝槽結構與該第二溝槽結構的深度差異為3-5埃。
【文檔編號】H01L21/762GK103681451SQ201210365046
【公開日】2014年3月26日 申請日期:2012年9月26日 優(yōu)先權日:2012年9月26日
【發(fā)明者】陳逸男, 徐文吉, 葉紹文, 劉獻文 申請人:南亞科技股份有限公司