專利名稱：具有隔離溝槽的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件和制造半導(dǎo)體器件的方法，更具體地涉及隔離溝槽半導(dǎo)體FET及其制造方法。
背景技術(shù)：
隔離溝槽半導(dǎo)體器件的一個(gè)示例是溝槽-柵極(trench-gate)半導(dǎo)體器件，其中半導(dǎo)體本體包括朝向所述器件第一主表面的源極區(qū)和在所述器件較深處的漏極區(qū)。所述源極區(qū)和漏極區(qū)典型地是η型摻雜。位于所述源極和漏極之間的是本體區(qū)，為P型摻雜。為了導(dǎo)通所述器件，使得它在所述源極和漏極之間傳導(dǎo)電流，必須構(gòu)建通過所述P型本體區(qū)的溝道(channel)。為了構(gòu)建所述溝道，提供了柵極電極，所述柵極材料位于靠近所述器件中溝槽的本體區(qū)。所述溝槽典型地有氧化物內(nèi)襯，以便將所述柵極與所述本體電隔離。給所述柵極提供正偏壓會(huì)產(chǎn)生電場(chǎng)，所述電場(chǎng)局部地耗盡所述P型本體并且將其反轉(zhuǎn)以局部地變成η型傳導(dǎo)。當(dāng)傳導(dǎo)時(shí)，需要低電阻(Rds(on))通過所述器件。常規(guī)地，提供通過所述本體的短的垂直溝道實(shí)現(xiàn)這一點(diǎn)，所述短垂直溝道是相對(duì)高摻雜的。還已知將承載有這些溝槽柵極器件的半導(dǎo)體的有源區(qū)與一個(gè)或者多個(gè)較深的隔離溝槽相隔離，所述較深的隔離溝槽形成圍繞所述有源區(qū)的封閉形狀。隨著功率場(chǎng)效應(yīng)晶體管(MOSFET)開關(guān)性能的提高，在應(yīng)用中的高壓尖峰變得有問題。例如，在使用兩個(gè)串聯(lián)的MOSFET來形成半橋(中點(diǎn)被稱作開關(guān)節(jié)點(diǎn))的DC-DC轉(zhuǎn)換器中，一旦所述高邊器件(或者控制FET)的柵極電荷足夠小，使得其導(dǎo)通和截止不再控制所述開關(guān)節(jié)點(diǎn)的電壓輸出的變化速率(即所述電壓的變化速率由所述總電感的諧振頻率確定，以及所述低邊器件的COSS和所述電流的變化速率由總電感確定)，那么由于所述低邊輸出電容及其反向恢復(fù)電荷的非線性，會(huì)出現(xiàn)不可接收的高壓尖峰。盡管有利于減小控制FET的開關(guān)速度以改善開關(guān)損耗，但是假如這種改進(jìn)與所述電路電感的減小不匹配，那么將會(huì)導(dǎo)致高壓尖峰。在不可能減小電感的應(yīng)用中(由于實(shí)際限制或者客戶不情愿)，需要較慢的開關(guān)控制。由于新技術(shù)提供了更快的開關(guān)和更低的成本(對(duì)于相同的導(dǎo)通電阻RDS(on))，有必要還具有設(shè)計(jì)出有意放慢的產(chǎn)品的能力。功率MOSFET設(shè)計(jì)是大量單個(gè)MOSFET (或者單元)的組合，每一個(gè)均具有不同的切換速度，所述速度與所述MOSFET單元的柵極與所述柵極焊盤之間的電阻有關(guān)。所述開關(guān)速度與所述柵極電阻和所述柵極電容的乘積有關(guān)。這種分布式柵極意味著在接通時(shí)具有最小柵極阻抗的單元將首先導(dǎo)通并且維持所述漏極電流直至所述器件的剩余部分都已經(jīng)導(dǎo)通。相反地，只有具有最高柵極阻抗的單元已經(jīng)截止，所述器件才會(huì)截止。出于這個(gè)原因，導(dǎo)通比截止快得多，其結(jié)果是在導(dǎo)通時(shí)更容易出現(xiàn)大的尖峰。隨著所述電流在所述電路中升高/降低，在電路電感上電壓降的效果意味著開關(guān)損耗主要出現(xiàn)在所述MOSFET截止時(shí)。因此，減小開關(guān)尖峰的理想解決方法是:在對(duì)截止沒有顯著影響的情況下，減慢所述MOSFET的導(dǎo)通。
常見的解決方法是通過去除柵極母線(busbar)來增加所述MOSFET的柵極電阻。然而，這對(duì)所述截止開關(guān)速度(因而效率)比對(duì)導(dǎo)通的影響大得多并且對(duì)效率具有決定性的影響。第二種已知的解決方法是去激活所述設(shè)計(jì)的最快部分(例如通過省略在這個(gè)區(qū)域中的源極注入)，因此它不提供高的電流變化速率。盡管這種策略是成功的，但它是昂貴的，因?yàn)樗牧擞性磪^(qū)(即增加了所述導(dǎo)通電阻RDS(On))。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供了一種半導(dǎo)體器件:多個(gè)晶體管，在半導(dǎo)體襯底的有源區(qū)形成，所述晶體管每一個(gè)均包括源極層、漏極層和柵極；至少一個(gè)隔離溝槽，在所述有源區(qū)周圍形成并且具有絕緣體內(nèi)襯；以及至少一個(gè)另外的溝槽，與所述隔離溝槽一起處理并且由所述絕緣體內(nèi)襯和電極材料填充，其中將晶體管柵極電連接至所述另外的溝槽的頂部，并且晶體管漏極電容性地連接至所述另外的溝槽的底部。這種結(jié)構(gòu)利用與所述隔離溝槽相同設(shè)計(jì)的溝槽形成電容器。所述電容器被連接在所述晶體管的柵極與漏極(都是并聯(lián))之間，并且用于減慢所述晶體管的開關(guān)接通速度，從而防止尖峰。所述絕緣體用作電容器電介質(zhì)?？梢栽O(shè)計(jì)溝槽電容器的數(shù)量及其位置，以便提供所需的器件導(dǎo)通特性。例如，所述多個(gè)晶體管是并聯(lián)連接，并且可能1，000，000至10，000，000個(gè)MOS晶體管形成一個(gè)單獨(dú)的器件。例如，在所述隔離溝槽中的電極被連接至所述源極電位。所述另外溝槽可以在形成所述晶體管的有源區(qū)的外部，或者它可以在所述有源區(qū)的內(nèi)部。例如，所述隔離溝槽和所述另外的溝槽可以用絕緣體作內(nèi)襯并且用諸如摻雜多晶硅的電極材料填充，所述摻雜多晶硅形成隔離溝槽電極。在一個(gè)示例中，所述晶體管包括限定了漏極區(qū)的半導(dǎo)體襯底，在所述襯底上方形成的漂移區(qū)，在所述漂移區(qū)上方形成的半導(dǎo)體本體層以及在所述半導(dǎo)體本體層上方形成的源極層，其中所述柵極溝槽形成在從所述源極層的表面向下延伸進(jìn)入所述漂移區(qū)的溝槽中。所述襯底可以是η型，所述漂移區(qū)是具有較低摻雜濃度的η型，所述半導(dǎo)體本體是P型以及所述源極層是η型。這樣定義了一種用于所述晶體管的已知溝槽-柵極結(jié)構(gòu)。優(yōu)選地，所述隔離溝槽和至少一個(gè)另外的溝槽從所述源極層表面向下延伸比所述柵極溝槽更深進(jìn)入所述漂移區(qū)。多個(gè)晶體管可以使其柵極經(jīng)由柵極母線連接至柵極焊盤，柵極線從所述柵極母線延伸進(jìn)入所述有源區(qū)，其中在所述柵極焊盤與所述柵極母線之間提供串聯(lián)阻抗，以及其中沿第二另外的溝槽形成所述串聯(lián)阻抗，所述第二另外的溝槽與所述隔離溝槽一起處理并且在所述柵極母線與所述柵極焊盤之間延伸。這種結(jié)構(gòu)可以用于給所述柵極增加串聯(lián)阻抗，是據(jù)此可以減小所述導(dǎo)通速度的另一種機(jī)制。根據(jù)本發(fā)明的第二方面，提供了一種半導(dǎo)體器件，包括:多個(gè)晶體管，在半導(dǎo)體襯底的有源區(qū)形成，晶體管每一個(gè)均包括在漏極層上方形成的源極層和柵極；至少一個(gè)隔離溝槽，圍繞所述有源區(qū)形成并且具有絕緣體內(nèi)襯；以及至少一個(gè)另外的溝槽，與所述隔離溝槽一起處理并且由所述絕緣體內(nèi)襯和電極材料填充，其中所述至少一個(gè)另外的溝槽串聯(lián)連接在柵極焊盤與所述晶體管的柵極之間，以便提供串聯(lián)柵極阻抗。這種結(jié)構(gòu)利用與隔離溝槽相同設(shè)計(jì)的溝槽形成阻抗，諸如電阻器。所述阻抗與所述晶體管(都是并聯(lián))的柵極串聯(lián)連接并且再次用于減慢所述晶體管的開關(guān)接通速度，從而防止尖峰。因此所述隔離溝槽用作電阻器。可以組合使用所述串聯(lián)阻抗和所述柵極-漏極電容。在相同設(shè)計(jì)中柵極-漏極電容和串聯(lián)柵極電阻都可以以可調(diào)的方式增加的事實(shí)實(shí)現(xiàn)了所述設(shè)計(jì)中的顯著改善。


下面參考附圖，僅以示例的方式描述本發(fā)明的實(shí)施例，其中:圖1示出了通過已知溝槽-柵極半導(dǎo)體器件的有源區(qū)的一部分的部分截面圖；圖2示出了通過已知溝槽-柵極半導(dǎo)體器件的非有源區(qū)的一部分的部分截面圖，其中隔離溝槽用于形成漏極-源極電容器；圖3示出了通過本發(fā)明所述半導(dǎo)體器件的非有源區(qū)的一部分的部分截面圖，其中隔離溝槽用于形成柵極-漏極電容器；圖4示出了本發(fā)明所述柵極導(dǎo)體和串聯(lián)柵極電阻器結(jié)構(gòu)的第一示例；圖5示出了與柵極-漏極電容器結(jié)合的本發(fā)明所述柵極導(dǎo)體和串聯(lián)柵極電阻器結(jié)構(gòu)的第二示例；圖6示出了柵極電阻對(duì)所述器件性能的影響；圖7以平面圖的形式示出了本發(fā)明所述柵極導(dǎo)體和串聯(lián)柵極電阻器結(jié)構(gòu)；圖8示出了通過圖7所示X-X'的截面圖；圖9示出了通過圖7所示Y-Y'的截面圖；以及圖10示出了所述有源區(qū)的截面圖。
具體實(shí)施例方式應(yīng)當(dāng)指出，附圖是示意性的，并非按比例繪制。為了附圖的清晰和方便起見，這些附圖部件的相對(duì)尺寸和比例已經(jīng)在大小上夸大或者縮小。相同的參考符號(hào)通常用于表示已修改的以及不同的實(shí)施例中對(duì)應(yīng)的或者類似的特征。本發(fā)明提供了一種使用隔離溝槽的半導(dǎo)體器件，并且提供了隔離所需的一個(gè)或者多個(gè)附加溝槽。這些附加溝槽可被連接在晶體管柵極與所述漏極之間，用于提供附加的柵極-漏極電容，或者它們可被用于形成耦合至所述晶體管柵極的串聯(lián)阻抗。這些措施可被單獨(dú)地或者組合地使用，以便減小所述開關(guān)速度，從而減小電流尖峰。
圖1示出了通過已知溝槽-柵極半導(dǎo)體器件一部分的部分截面圖。溝槽-柵極半導(dǎo)體器件或者溝槽FET具有與其第一主表面11相鄰的源極區(qū)1，以及形成了所述器件漏極的襯底2。在所述源極區(qū)與漏極區(qū)之間是本體區(qū)3和漂移區(qū)6。從所述第一主表面向下延伸進(jìn)入所述器件的是溝槽4。所述溝槽的側(cè)壁用氧化物5或者其他絕緣材料(諸如氮化硅)作內(nèi)襯，用于使位于溝槽4內(nèi)的所述柵極8與所述半導(dǎo)體層隔離。形成通過所述源極區(qū)I的阱(well)或者隔離壕(moat)9，以便允許實(shí)現(xiàn)與所述源極區(qū)和本體區(qū)的接觸。在所示器件中，所述源極區(qū)I和漏極區(qū)2是η型或者η+型。所述外延的漂移區(qū)6也具有η型導(dǎo)電性，但是具有比所述源極區(qū)或者漏極區(qū)更低的η型摻雜。所述本體區(qū)是相反摻雜的，即P型摻雜。在使用中，當(dāng)在所述溝槽中的柵極上施加正向偏壓時(shí)，產(chǎn)生一個(gè)場(chǎng)，所述場(chǎng)局部地耗盡與所述溝槽相鄰的所述孔的P型本體，并且允許類型反轉(zhuǎn)，從而允許電流在所述源極區(qū)I與漂移區(qū)6之間流動(dòng)。使用常規(guī)的外延η型漂移區(qū)6是特別方便的，因?yàn)樗跊]有與多種注入或者高溫退火相關(guān)聯(lián)的復(fù)雜性或者加工難度的情況下提供了均勻的摻雜層(或者適當(dāng)情況下的梯度層)，以便通過其他方式產(chǎn)生合適的漂移區(qū)。本發(fā)明的一個(gè)方面基于采用已經(jīng)用于形成隔離溝槽的工藝形成電容器。連接這些電容器，使得它們減小所述開關(guān)速度。一種已知的溝槽功率MOSFET工藝采用源極相連的隔離溝槽，所述溝槽在所述柵極焊盤或者柵極環(huán)或者柵極母線下方，并且有時(shí)在除了有源區(qū)域外的隔開區(qū)域中。這些隔離溝槽是在邊緣終止(edgetermination)所需的那些溝槽之外的。只需要I或2個(gè)隔離溝槽提供邊緣終止，而所述附加溝槽用于給所述器件提供附加的漏極-源極電容Q3J具有更線性的電壓依賴性)，以有助于電壓尖峰的抑制。這個(gè)附加電容只對(duì)半橋電路的低邊器件是有益的，因?yàn)楫?dāng)發(fā)生振蕩(ringing)(過沖以及隨后的阻尼振蕩)時(shí)，高邊器件的漏極-源極電容通過所述溝道短路。在圖2中示出了一種已知的方法，該圖以截面圖的形式示出了一種已知的使用隔離溝槽來形成漏極-源極電容。圖2沒有示出所述柵極溝槽，而是示出了在所述有源區(qū)之外的區(qū)域(即在形成晶體管單元陣列的區(qū)域之外)，以及示出了在所述漂移區(qū)6內(nèi)形成的較深的隔離溝槽14。所述源極金屬被表示為20。所述隔離溝槽內(nèi)襯被表示為22，所述內(nèi)襯是電介質(zhì)材料，諸如TE0S。所述帶有內(nèi)襯的溝槽由摻雜多晶硅25填充。所述注入?yún)^(qū)被表示為23，它限定了所述P型半導(dǎo)體本體。在鎢內(nèi)襯28內(nèi)的鎢柱塞24實(shí)現(xiàn)了至所述隔離溝槽14的接觸。TEOS電介質(zhì)26將所述鎢內(nèi)襯28與所述P型本體注入?yún)^(qū)23隔開。所述層20(源極金屬)、24(鎢柱塞)和28(鎢內(nèi)襯)可被一起看作是所述源極金屬層。在第一方面中，本發(fā)明基于隔離溝槽(再次例如位于所述柵極焊盤/環(huán)/母線下方或者在所述有源區(qū)之外)至所述柵極電位而非源極電位的連接。這將不影響所述器件的擊穿電壓，并且只要所述隔離溝槽內(nèi)部的所述絕緣體厚度足夠厚(在已知工藝過程的情況下)，將不會(huì)影響可靠性。圖3示出了本發(fā)明這方面的方法。圖3對(duì)應(yīng)于圖2，但是用所述柵極金屬30而非所述源極金屬20作為至所述隔離溝槽的頂部接觸。所有其他的層都是相同的。這個(gè)與所述隔離溝槽有關(guān)的變化將漏極-源極電容Cds轉(zhuǎn)變成柵極-漏極電容CeD，從而只通過布局就將快速開關(guān)技術(shù)轉(zhuǎn)變成較慢開關(guān)技術(shù)，無需工藝變化。此外，由于所述隔離溝槽由柵極金屬覆蓋，它們可被規(guī)則地連接，以便確保幾乎沒有柵極電阻，確保它會(huì)影響所述管芯最快部分的充電時(shí)間。本發(fā)明這方面的解決方法是所述隔離溝槽在控制FET設(shè)計(jì)中更有效的利用，所述設(shè)計(jì)旨在用于認(rèn)為現(xiàn)有設(shè)計(jì)太快的應(yīng)用中。通過去掉至所述溝槽之間本體區(qū)的源極接觸可以增加所述附加電容，從而確保它們處在漏極電位。另一個(gè)優(yōu)點(diǎn)是會(huì)提高所述器件的ESD能力，小的控制FET經(jīng)受差的ESD能力。本發(fā)明的第二方面再次利用隔離溝槽結(jié)構(gòu)，但是提供有意的附加串聯(lián)柵極電阻。圖4示出了第一方法，并且示出了所述有源區(qū)。所述源極區(qū)域被表示為20，并且在這個(gè)區(qū)域下可以有成千上萬的晶體管單元。圍繞所述有源區(qū)的隔離溝槽沒有被示出。所述柵極焊盤40通過串聯(lián)電阻器44連接至柵極環(huán)42。然后所述柵極環(huán)42連接至柵極母線46。各個(gè)晶體管由所述柵極環(huán)和柵極母線饋電。包含這種電阻器的第二布局如圖5所示。在所述柵極焊盤40與所述柵極環(huán)42之間再次設(shè)置串聯(lián)電阻44。圖5還示出了用于形成如上所述的柵極-漏極電容的區(qū)域50。這需要有源區(qū)中的小犧牲。當(dāng)如上所述經(jīng)由隔離溝槽增加所述柵極-漏極電容不足以單獨(dú)地減慢所述器件時(shí)，可以使用附加電阻器44?？梢允褂迷谒鰱艠O焊盤與分配所述柵極信號(hào)的所述柵極環(huán)/母線之間的串聯(lián)電阻，而不是去除母線，如上所述去除母線不是非常有效的并且對(duì)截止損耗具有較大影響。圖6示出了包括和省略所述中心母線以及附加串聯(lián)柵極電阻如何影響所述管芯上柵極信號(hào)的傳播延遲。該圖以累積的方式示出了所述信號(hào)延遲隨所述管芯百分比的變化，即所述管芯的某一部分達(dá)到所述輸入信號(hào)等級(jí)的指定比例所用的時(shí)間。給出了三個(gè)圖表:一個(gè)是具有單獨(dú)中心母線的標(biāo)準(zhǔn)設(shè)計(jì)，一個(gè)是去除了母線的設(shè)計(jì)，一個(gè)是具有增加的柵極串聯(lián)電阻的設(shè)計(jì)。它表明，去除母線確實(shí)減慢了截止，但是也增加了所述晶體管單元上開關(guān)的不均勻性。替代去除所述母線，可以利用所述增加的柵極電阻實(shí)現(xiàn)開關(guān)中的類似減慢，但卻具有更均勻的單元開關(guān)。所述金屬層的低電阻(以及與濕法刻蝕相關(guān)聯(lián)的工藝可變性)使得該層不適用于實(shí)現(xiàn)所需的電阻器(阻值大約1-2Ω)，這意味著使用多晶硅是優(yōu)選的，而且當(dāng)填充帶有內(nèi)襯的隔離溝槽時(shí)，摻雜多晶硅已經(jīng)存在于所述隔離溝槽設(shè)計(jì)中。因此，本發(fā)明的第二方面基于使用所述隔離溝槽網(wǎng)絡(luò)形成多晶硅電阻器。下面將更詳細(xì)地描述這種結(jié)構(gòu)。通過將所述額外的電容與所述串聯(lián)柵極電阻器結(jié)合，可以提高所述ESD能力。在相同設(shè)計(jì)中柵極-漏極電容(CeD)和串聯(lián)柵極電阻(Re)都可以以可調(diào)的方式增加的事實(shí)實(shí)現(xiàn)了所述設(shè)計(jì)中的顯著改善。下面的公式描述了如何以獨(dú)立的方式利用這兩個(gè)參數(shù)來調(diào)節(jié)所述晶體管特性:Rg = a L/W(標(biāo)準(zhǔn)電阻與長(zhǎng)度/寬度成比例)
Cgd = β X面積=LXff (標(biāo)準(zhǔn)電容與面積成比例)其中:長(zhǎng)度L =隔離溝槽的長(zhǎng)度(例如圖7所示長(zhǎng)度Y-Y’ )；寬度W=隔離溝槽的間距X并聯(lián)連接溝槽的數(shù)量(例如圖7所示寬度X-X’)；以及α和β是常數(shù)。這意味著可以通過選擇L/W的比值獲得所需的Re數(shù)值。然后通過選擇合適的L或者W的數(shù)值獲得所需的CeD數(shù)值。這樣使得能夠以可調(diào)的方式增加阻抗。使用地下隔離溝槽可以增加所述柵極電阻。可以經(jīng)由所述隔離溝槽的深度、所述內(nèi)襯的寬度和所述漂移區(qū)的摻雜實(shí)現(xiàn)所增加電容的進(jìn)一步精細(xì)調(diào)節(jié)。現(xiàn)在將更詳細(xì)地示出形成所述串聯(lián)電阻器的方式。圖7示出了所述源極區(qū)域和兩個(gè)分開的柵極區(qū)域(例如柵極焊盤和柵極環(huán))的平面圖，其間將形成所述附加的串聯(lián)電阻器。圖8示出了圖7的X-X'的截面圖并且與圖3的相同。再次，這涉及沒有所述晶體管單元的區(qū)域，即在所述柵極焊盤或者柵極環(huán)下面沒有單元，但是在這個(gè)區(qū)域中形成附加的柵極-漏極電容。圖9示出了圖7的Y-Y'的截面圖。如圖所示，在柵極金屬區(qū)域30之間存在斷開，但是在這些柵極金屬區(qū)域之間存在沿所述隔離溝槽14的多晶硅填充的連接，以便構(gòu)建串聯(lián)柵極電阻器Re。通過與所述柵極金屬區(qū)域的連接之間的距離改變所述電阻器的值。在上述示例中，用于所述串聯(lián)電阻器或者所述柵極-漏極電容器的所述隔離溝槽在所述有源區(qū)之外。然而，它們可以在所述有源區(qū)內(nèi)部。圖10示出了在所述有源區(qū)中的較淺的柵極溝槽90。上面已經(jīng)結(jié)合MOSFET晶體管、特別是溝槽-柵極器件描述了本發(fā)明。這是因?yàn)闇喜?柵極技術(shù)已經(jīng)包括了合適溝槽的形成。本發(fā)明可以應(yīng)用于橫向和縱向DM0S，并且還可以應(yīng)用于也使用本發(fā)明概念的IGBT。更具體地，不需要溝槽-柵極結(jié)構(gòu)，因?yàn)楸景l(fā)明基于所述隔離溝槽結(jié)構(gòu)。從所述附圖、說明書和所附權(quán)利要求的學(xué)習(xí)中，本領(lǐng)域普通技術(shù)人員在實(shí)踐所聲稱的發(fā)明時(shí)，可以理解和實(shí)現(xiàn)所公開實(shí)施例的各種變化。在所述權(quán)利要求中，詞語(yǔ)“包括”不排除其他元件或者步驟，以及不定冠詞“一個(gè)”不排除多個(gè)。唯一的事實(shí)在于在互不相同的從屬權(quán)利要求中列舉的某些措施不表示不能有利地利用這些措施的組合。在所述權(quán)利要求中的任何參考符號(hào)不應(yīng)當(dāng)被理解為限制本發(fā)明的范圍。
權(quán)利要求
1.一種半導(dǎo)體器件,包括: 多個(gè)晶體管，在半導(dǎo)體襯底的有源區(qū)形成，所述晶體管每一個(gè)均包括源極層(20)、漏極層⑵和柵極(30)； 至少一個(gè)隔離溝槽，在所述有源區(qū)周圍形成并且具有絕緣體內(nèi)襯(22);以及 至少一個(gè)另外的溝槽(14)，與所述隔離溝槽一起處理并且由所述絕緣體內(nèi)襯(22)和電極材料(25)填充，其中晶體管柵極(30)電連接至所述另外的溝槽的頂部，并且晶體管漏極電容性地連接至所述另外的溝槽的底部。
2.根據(jù)權(quán)利要求1所述的器件，其中所述隔離溝槽和所述至少一個(gè)另外的溝槽(14)由所述絕緣內(nèi)襯(22)和電極材料(25)填充。
3.根據(jù)權(quán)利要求2所述的器件，其中所述電極材料(25)包括摻雜半導(dǎo)體材料。
4.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的器件，其中所述多個(gè)晶體管并聯(lián)連接。
5.根據(jù)權(quán)利要求4所述的器件，包括1，000，000至10，000，000個(gè)并聯(lián)連接的MOS晶體管。
6.根據(jù)前述權(quán)利要求中任 一項(xiàng)所述的器件，其中所述另外的溝槽(14)在形成所述晶體管的有源區(qū)的外部。
7.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的器件，其中所述多個(gè)晶體的柵極經(jīng)由柵極母線(42,46)連接至柵極焊盤(40)，柵極線從所述柵極母線(42，46)延伸進(jìn)入所述有源區(qū)，其中在所述柵極焊盤(40)與所述柵極母線之間設(shè)置串聯(lián)阻抗(44)，以及其中沿第二另外的溝槽形成所述串聯(lián)阻抗，所述第二另外的溝槽與所述隔離溝槽一起處理，并且在所述柵極母線與所述柵極焊盤之間延伸。
8.—種半導(dǎo)體器件,包括: 多個(gè)晶體管，在半導(dǎo)體襯底的有源區(qū)形成，所述晶體管每一個(gè)均包括在漏極層(2)上方形成的源極層(20)和柵極(30)； 至少一個(gè)隔離溝槽，在所述有源區(qū)周圍形成并且具有絕緣體內(nèi)襯；以及 至少一個(gè)另外的溝槽(14)，與所述隔離溝槽一起處理并且由所述絕緣體內(nèi)襯(22)和電極材料(25)填充，其中所述至少一個(gè)另外的溝槽串聯(lián)連接在柵極焊盤(40)與所述晶體管的柵極(30)之間，以便提供串聯(lián)柵極阻抗(44)。
9.根據(jù)權(quán)利要求8所述的器件，包括至少一個(gè)第二另外的溝槽，與所述隔離溝槽一起處理并且也具有絕緣體作內(nèi)襯，其中晶體管柵極電連接至所述第二另外的溝槽的頂部，并且晶體管漏極電容性地連接至所述第二另外的溝槽的底部。
10.根據(jù)權(quán)利要求8或9所述的器件，其中所述多個(gè)晶體管的柵極經(jīng)由柵極母線(42，46)連接至柵極焊盤(40)，柵極線從所述柵極母線延伸進(jìn)入所述有源區(qū)。
11.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的器件，其中每一個(gè)晶體管的柵極均在柵極溝槽(90)中形成，并且其中所述隔離溝槽比所述柵極溝槽更深。
12.根據(jù)權(quán)利要求11所述的器件，其中所述晶體管包括限定了漏極區(qū)的半導(dǎo)體襯底，在所述襯底上方形成的漂移區(qū)，在所述漂移區(qū)上方形成的半導(dǎo)體本體層以及在所述半導(dǎo)體本體層形成的源極層，其中所述柵極溝槽(90)形成在從所述源極層的表面向下延伸進(jìn)入所述漂移區(qū)的溝槽中。
13.根據(jù)權(quán)利要求12所述的器件，其中所述隔離溝槽和所述至少一個(gè)另外的溝槽從所述源極層表面向下延伸比所述柵極溝槽更深進(jìn)入所述漂移區(qū)。
14.根據(jù)權(quán)利要求12或13所述的器件，其中所述襯底是η型，所述漂移區(qū)是具有較低摻雜濃度的η型，所述半導(dǎo) 體本體是P型以及所述源極層是η型。
全文摘要
半導(dǎo)體器件使用隔離溝槽，并且提供了隔離所需的一個(gè)或者多個(gè)附加溝槽。這些附加溝槽可以連接在晶體管柵極與所述漏極之間，以便提供附加的柵極-漏極電容，或者它們可被用于形成耦合至所述晶體管柵極的串聯(lián)阻抗。可以單獨(dú)地或者組合地使用這些措施，以便減小所述開關(guān)速度，從而減小電流尖峰。
文檔編號(hào)H01L21/762GK103151352SQ20121051775
公開日2013年6月12日 申請(qǐng)日期2012年12月5日 優(yōu)先權(quán)日2011年12月7日
發(fā)明者菲爾·魯特, 伊恩·卡爾肖, 史蒂文·皮克 申請(qǐng)人:Nxp股份有限公司