非易失性半導(dǎo)體存儲(chǔ)裝置及其制造方法
【專利摘要】本發(fā)明提供一種非易失性半導(dǎo)體存儲(chǔ)裝置及其制造方法。本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置具有：半導(dǎo)體基板；形成于所述半導(dǎo)體基板上的第1絕緣膜；形成于所述第1絕緣膜上的第1電極膜；形成于所述第1電極膜上的第2絕緣膜；形成于所述第2絕緣膜上的第2電極膜；第3電極膜，其將第1寬度尺寸且第1深度尺寸的第1凹部的內(nèi)部填埋并且形成于所述第2電極膜上，所述第1凹部形成為貫穿所述第2電極膜和所述第2絕緣膜而到達(dá)所述第1電極膜內(nèi)；和形成于所述第3電極膜上的阻擋金屬膜和金屬膜，所述第3電極膜形成為所述第2電極膜上的部分的膜厚為小于等于所述第1凹部的第1寬度尺寸的1/2的第1膜厚。
【專利說(shuō)明】非易失性半導(dǎo)體存儲(chǔ)裝置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施方式涉及非易失性半導(dǎo)體存儲(chǔ)裝置及其制造方法。
【背景技術(shù)】
[0002]在例如NAND型閃存裝置那樣作為存儲(chǔ)元件而具有成為浮置柵電極的電極膜的器件中，隔著電極間絕緣膜形成有成為控制柵電極的電極膜。該情況下，在同時(shí)形成的存儲(chǔ)元件以外的選擇選通晶體管(選擇門晶體管)或周邊電路的晶體管等中，不需要浮置柵電極，因此為在電極間絕緣膜形成開(kāi)口部而使上下的電極膜電短路的結(jié)構(gòu)。
[0003]在制造工序中，在形成了作為浮置柵電極的電極膜和電極間絕緣膜之后，進(jìn)一步形成薄的電極膜。進(jìn)行如下工序:在選擇選通晶體管或周邊電路的晶體管的柵電極部分的電極間絕緣膜形成預(yù)定寬度的開(kāi)口。在該工序中，通過(guò)蝕刻除去上表面的電極膜、電極間絕緣膜，為了切實(shí)地使上下的電極膜電短路而進(jìn)行過(guò)蝕刻。因此，在電極間絕緣膜的開(kāi)口部，也包含下底的電極膜的凹部而產(chǎn)生臺(tái)階(高低差、落差)。然后，得到如下結(jié)構(gòu):通過(guò)形成成為控制柵電極的電極膜，將電極間絕緣膜的開(kāi)口部和凹部填埋，從而使之電短路。
[0004]然而，在電極間絕緣膜形成開(kāi)口部而使上下的電極膜短路的結(jié)構(gòu)中，由于電極間絕緣膜的開(kāi)口寬度與上側(cè)的電極膜的膜厚之間的關(guān)系，有時(shí)無(wú)法消除凹部的臺(tái)階。特別是在使成為控制柵電極的電極膜的膜厚較薄的情況下，變?yōu)榕_(tái)階不會(huì)被消除的狀態(tài)。
[0005]例如，有時(shí)使NAND型閃存裝置的控制柵電極為如下結(jié)構(gòu):形成較薄的硅膜來(lái)作為電極膜，在其上表面層疊金屬膜。此時(shí)，若如上述那樣產(chǎn)生臺(tái)階，則在形成金屬膜時(shí)，有時(shí)阻擋金屬膜會(huì)在臺(tái)階部分變薄或成為斷裂的狀態(tài)。其結(jié)果，在阻擋金屬膜成膜后形成了金屬膜時(shí)，會(huì)產(chǎn)生與硅膜直接接觸的部分，存在變?yōu)闃?gòu)造上并不希望的狀態(tài)的不良情況。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的實(shí)施方式提供一種能夠減少上述不良情況的非易失性半導(dǎo)體存儲(chǔ)裝置及其制造方法。
[0007]本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置的特征在于，具有:半導(dǎo)體基板；第I絕緣膜，其形成于所述半導(dǎo)體基板上；第I電極膜，其形成于所述第I絕緣膜上;第2絕緣膜，其形成于所述第I電極膜上；第2電極膜，其形成于所述第2絕緣膜上；第3電極膜，其將預(yù)定寬度尺寸且預(yù)定深度尺寸的凹部的內(nèi)部填埋并且形成于所述第2電極膜上，所述凹部形成為貫穿所述第2電極膜和所述第2絕緣膜而到達(dá)所述第I電極膜內(nèi)；和阻擋金屬膜及金屬膜，其形成于所述第3電極膜上，所述第3電極膜形成為在所述凹部上部的表面具有比所述凹部的深度尺寸小的臺(tái)階，并且，所述第2電極膜上的部分的膜厚小于等于所述凹部的寬度尺寸的1/2。
【專利附圖】

【附圖說(shuō)明】
[0008]圖1是概略表示第I實(shí)施方式中的NAND型閃存裝置的存儲(chǔ)單元區(qū)域及周邊電路區(qū)域的一部分電結(jié)構(gòu)的圖的一例。
[0009]圖2A是存儲(chǔ)單元區(qū)域的示意俯視圖的一例，圖2B是周邊電路區(qū)域的晶體管的示意俯視圖的一例。
[0010]圖3A是以圖2A中3A-3A線切斷的部分的示意縱剖視圖的一例，圖3B是以圖2B中3B-3B線切斷的部分的示意縱剖視圖的一例。
[0011]圖4是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例。
[0012]圖5是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例。
[0013]圖6是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例。
[0014]圖7A是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例，圖7B是以圖2B中3B-3B線切斷的部分的示意縱剖視圖的一例。
[0015]圖8A是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例，圖8B是以圖2B中3B-3B線切斷的部分的示意縱剖視圖的一例。
[0016]圖9是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例。
[0017]圖1OA表示第2實(shí)施方式，是以圖2A中3A-3A線切斷的部分的示意縱剖視圖的一例，圖1OB是以圖2B中3B-3B線切斷的部分的示意縱剖視圖的一例。
[0018]圖11是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例。
[0019]圖12是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例。
[0020]圖13是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例。
[0021]圖14A是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例，圖14B是以圖2B中3B-3B線切斷的部分的示意縱剖視圖的一例。
[0022]圖15是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例。
[0023]圖16是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例(之6)。
[0024]圖17A表示第3實(shí)施方式，是以圖2A中3A-3A線切斷的部分的示意縱剖視圖的一例，圖17B是以圖2B中3B-3B線切斷的部分的示意縱剖視圖的一例。
[0025]圖18A是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例，圖18B是以圖2B中3B-3B線切斷的部分的示意縱剖視圖的一例。
[0026]圖19是制造工序的一個(gè)階段中的以圖2A中3A-3A線切斷的部分的縱剖視圖的一例。
[0027]圖20表示第4實(shí)施方式，是周邊電路區(qū)域的晶體管的示意俯視圖的一例。
[0028]圖21是以圖20中21-21線切斷的部分的示意縱剖視圖的一例。[0029]圖22是以圖20中22-22線切斷的部分的示意縱剖視圖的一例。
[0030]圖23和24是表示第4實(shí)施方式的變形例的圖。
【具體實(shí)施方式】
[0031](第I實(shí)施方式)
[0032]下面對(duì)于第I實(shí)施方式參照?qǐng)D1?圖9來(lái)說(shuō)明應(yīng)用于NAND型閃存裝置的情況。此夕卜，圖是示意性的，厚度與平面尺寸的關(guān)系、各層的厚度比等未必與實(shí)際情況一致。另外，對(duì)于上下左右的方向，表示在將后述的半導(dǎo)體基板的電路形成面?zhèn)仍O(shè)為上的情況下的相對(duì)的方向，也未必與以重力加速度方向?yàn)榛鶞?zhǔn)時(shí)的方向一致。
[0033]圖1是利用框圖來(lái)概略表示NAND型閃存裝置的電結(jié)構(gòu)的一例。如該圖1所示，NAND型閃存裝置I具有呈矩陣狀配設(shè)有大量存儲(chǔ)單元的存儲(chǔ)單元陣列Ar、進(jìn)行存儲(chǔ)單元陣列Ar的各存儲(chǔ)單元的讀取、寫入、擦除的周邊電路PC，并且具有未圖示的輸入輸出接口電路等。
[0034]在存儲(chǔ)單元區(qū)域內(nèi)的存儲(chǔ)單元陣列Ar中，配設(shè)有多個(gè)單位單元(cell unit)UC。單位單元UC具有分別連接于位線BL側(cè)的選擇選通晶體管STD、連接于源極線SL側(cè)的選擇選通晶體管STS、和在這2個(gè)選擇選通晶體管STD-STS間串聯(lián)連接的2的k次方個(gè)(例如32(=m)個(gè))存儲(chǔ)單元晶體管MT。
[0035]I個(gè)塊是在X方向(行方向:圖1中為左右方向)上排列η列并列的單位單元UC而成的。存儲(chǔ)單元陣列Ar是在Y方向(列方向:圖1中為上下方向)上排列多個(gè)塊而成的。此夕卜，為了便于說(shuō)明而在圖1中示出了 I個(gè)塊。
[0036]周邊電路區(qū)域設(shè)置在存儲(chǔ)單元區(qū)域的周邊，周邊電路PC配置在存儲(chǔ)單元陣列Ar的周邊。該周邊電路PC具有地址譯碼器ADC、讀出放大器SA、具有電荷泵電路的升壓電路BS、傳送晶體管部WTB等。地址譯碼器ADC經(jīng)由升壓電路BS與傳送晶體管部WTB電連接。
[0037]地址譯碼器ADC與被從外部提供地址信號(hào)相應(yīng)地選擇I個(gè)塊。升壓電路BS在被提供塊的選擇信號(hào)時(shí)將從外部供給的驅(qū)動(dòng)電壓升壓，經(jīng)由傳送選通線TG向各傳送選通晶體管WTCD、WTGS、WT供給預(yù)定電壓。
[0038]傳送晶體管部WTB具有傳送選通晶體管(傳送門晶體管)WTGD、傳送選通晶體管WTGS、字線傳送選通晶體管WT等。傳送晶體管部WTB與各塊對(duì)應(yīng)而設(shè)置。
[0039]傳送選通晶體管WTCD的漏極和源極中的一方與選擇選通驅(qū)動(dòng)線SG2連接，另一方與選擇選通線SGLD連接。傳送選通晶體管WTGS的漏極和源極中的一方與選擇選通驅(qū)動(dòng)線SGl連接，另一方與選擇選通線SGLS連接。另外，傳送選通晶體管WT的漏極和源極中的一方分別與字線驅(qū)動(dòng)信號(hào)線WDL連接，另一方分別與設(shè)置在存儲(chǔ)單元陣列Ar內(nèi)的字線WL連接。
[0040]在X方向上排列的多個(gè)單位單元UC中，各自的選擇選通晶體管STD的柵電極SG通過(guò)選擇選通線SGLD而電連接。同樣，各自的選擇選通晶體管STS的柵電極SG通過(guò)選擇選通線SGLS而電連接。選擇選通晶體管STS的源極共同連接于源極線SL。在X方向上排列的多個(gè)單位單元UC的存儲(chǔ)單元晶體管MT中，各自的柵電極MG通過(guò)字線WL而電連接。
[0041]各傳送選通晶體管FTCD、WTGS、WT的柵電極通過(guò)傳送選通線TG而互相共同連接，并連接于升壓電路BS的升壓電壓供給端子。讀出放大器SA連接于位線BL，在數(shù)據(jù)讀取時(shí)連接暫時(shí)保存該數(shù)據(jù)的鎖存電路。
[0042]圖2A是存儲(chǔ)單元區(qū)域的一部分的布局圖案的一例。如圖2A所示，在作為半導(dǎo)體基板的娃基板2的存儲(chǔ)單元區(qū)域中，在溝道內(nèi)埋入絕緣膜的STKshallow trench isolation:淺溝道隔離)構(gòu)造的元件分離區(qū)域Sb沿著圖2A中Y方向延伸形成。圖2A中，該元件分離區(qū)域Sb在X方向上以預(yù)定間隔形成有多個(gè)。由此，元件區(qū)域Sa沿著圖2A中的Y方向延伸形成，在硅基板2的表層部，多個(gè)元件區(qū)域Sa在X方向上分離地形成。
[0043]字線WL沿著與元件區(qū)域Sa垂直交叉的方向(圖2A中X方向)延伸形成。字線WL在圖2A中Y方向上以預(yù)定間隔形成有多條。在與字線WL交叉的元件區(qū)域Sa上方形成有存儲(chǔ)單元晶體管Trm的柵電極MG。
[0044]Y方向上相鄰的多個(gè)存儲(chǔ)單元晶體管Trm成為NAND列的一部分。選擇選通晶體管Trs分別與NAND列的兩端部存儲(chǔ)單元晶體管Trm的Y方向兩外側(cè)相鄰地設(shè)置。選擇選通晶體管Trs在X方向上設(shè)置有多個(gè)，多個(gè)選擇選通晶體管Trs的柵電極SG通過(guò)選擇選通線SGL而電連接。此外，在與選擇選通線SGL交叉的元件區(qū)域Sa上，形成有選擇選通晶體管Trs的柵電極SG。
[0045]圖2B示出了周邊電路區(qū)域的晶體管TrP的布局的一例。在硅基板2形成有元件分離區(qū)域Sbb以殘留矩形狀的活性區(qū)域Saa。形成于周邊電路區(qū)域的晶體管TrP設(shè)置于該矩形狀的活性區(qū)域Saa。在活性區(qū)域Saa以橫穿該活性區(qū)域的方式形成有孤立的柵電極PG，在其兩側(cè)設(shè)置有擴(kuò)散雜質(zhì)而形成的源極/漏極區(qū)域。另外，向柵電極PG接觸的柵極接觸部18配置在元件分離區(qū)域Sbb上。
[0046]圖3A、3B分別示意性地示出了存儲(chǔ)單元區(qū)域及周邊電路區(qū)域內(nèi)的元件結(jié)構(gòu)的截面構(gòu)造的一例。圖3A是沿圖2A的3A-3A線的部分的存儲(chǔ)單元晶體管Trm及選擇選通晶體管Trs的縱剖視圖。圖3B是沿圖2B的3B-3B線的部分的周邊電路的晶體管TrP的縱剖視圖。此外，在這些圖3A、3B中，示出了實(shí)施了將存儲(chǔ)單元晶體管Trm、選擇選通晶體管Trs以及晶體管Trp的各柵電極分離的加工之后的狀態(tài)。
[0047]在圖3A中，在硅基板2的上表面形成有氧化硅膜等的柵極絕緣膜3。在柵極絕緣膜3的上表面以預(yù)定間隔形成有存儲(chǔ)單元晶體管Trm的柵電極MG和選擇選通晶體管Trs的柵電極SG。存儲(chǔ)單元晶體管Trm包含柵電極MG和在其兩側(cè)的硅基板2形成的源極/漏極區(qū)域2a。存儲(chǔ)單元晶體管Trm在Y方向(參照?qǐng)D2A)上相鄰地形成多個(gè)。
[0048]與這些存儲(chǔ)單元晶體管Trm的端部的存儲(chǔ)單元晶體管相鄰地形成選擇選通晶體管Trs。在圖示的選擇選通晶體管Trs的柵電極SG，在與存儲(chǔ)單元晶體管Trm的柵電極MG相反的一側(cè)隔著預(yù)定間隔而形成相鄰的塊的選擇選通晶體管Trs。在一對(duì)選擇選通晶體管Trs之間的成為漏極區(qū)域2b的一側(cè)形成有位線接觸部。
[0049]存儲(chǔ)單元晶體管Trm的柵電極MG是在柵極絕緣膜3上依次層疊有多晶硅膜4、電極間絕緣膜5、多晶硅膜6、7、氮化鎢(WN)膜8、鎢(W)膜9以及氮化硅膜10而成的。多晶硅膜4作為第I電極膜而形成，在存儲(chǔ)單元晶體管Trm中作為浮置柵電極發(fā)揮功能。多晶硅膜6、7分別作為第2電極膜、第3電極膜而形成。氮化鶴膜8作為阻擋金屬(barrier metal)膜而形成，鎢膜9作為金屬膜而形成。多晶硅膜6、7、氮化鎢膜8、鎢膜9作為控制柵電極(字線)發(fā)揮功能。電極間絕緣膜5使用例如ONO (oxide-nitride-oxide:氧-氮_氧)膜、NONON (nitride-oxide-nitride-oxi de-nitride:氮-氧 _氮-氧 _ 氮)膜或具有高介電常數(shù)的絕緣膜等。
[0050]在硅基板2的表層部，在柵電極MG-MG間、柵電極SG-MG間設(shè)置有源極/漏極區(qū)域2a，在柵電極SG-SG間(圖3A中柵電極SG的右側(cè)的位置)設(shè)置有漏極區(qū)域2b。
[0051]選擇選通晶體管Trs的柵電極SG為與存儲(chǔ)單元晶體管Trm的柵電極MG大致同樣的構(gòu)造。柵電極SG是在柵極絕緣膜3上依次層疊有多晶硅膜4、電極間絕緣膜5、多晶硅膜6、7、氮化鎢膜8、鎢膜9以及氮化硅膜10而成的。在柵電極SG中，在多晶硅膜6及電極間絕緣膜5的中央部設(shè)置有寬度尺寸W的開(kāi)口 5a，在多晶硅膜4形成有凹部4a。
[0052]多晶硅膜7形成將多晶硅膜6之上、開(kāi)口 5a以及凹部4a填埋，成為經(jīng)由開(kāi)口 5a與多晶硅膜4電導(dǎo)通的狀態(tài)。對(duì)于多晶硅膜7的膜厚，在多晶硅膜6上的位置形成為比電極間絕緣膜5的開(kāi)口 5a的寬度尺寸W的1/2小的膜厚T。此外，雖然多晶硅膜7的上表面在凹部4a的位置有時(shí)也會(huì)產(chǎn)生一點(diǎn)臺(tái)階，但即使在該情況下，多晶硅膜7的上表面也形成為大致平坦的狀態(tài)。其結(jié)果，多晶硅膜7的上表面的氮化鎢膜8形成為大致均勻的膜厚。另夕卜，氮化鎢膜8在凹部4a的上方也形成為大致平坦的狀態(tài)。
[0053]接著，參照?qǐng)D3B對(duì)周邊電路區(qū)域的晶體管TrP的結(jié)構(gòu)進(jìn)行說(shuō)明。對(duì)于周邊電路區(qū)域的晶體管TrP，為與前述的選擇選通晶體管Trs大致同樣的結(jié)構(gòu)。在該晶體管TrP中，通過(guò)加工硅基板2，從而由元件分離區(qū)域Sbb包圍元件形成區(qū)域Saa的周圍。在硅基板2的上表面形成有柵極絕緣膜3。因?yàn)闁艠O絕緣膜3的耐壓根據(jù)晶體管TrP的種類而不同，所以耐壓高的柵極絕緣膜3形成為較厚的膜厚。在第I柵極絕緣膜3上形成有柵電極PG。
[0054]柵電極PG是在柵極絕緣膜3上依次層疊有多晶硅膜4、電極間絕緣膜5、多晶硅膜6、7、氮化鎢膜(WN) 8、鎢(W)膜9以及氮化硅膜10而成的。在柵電極PG中，在多晶硅膜6及電極間絕緣膜5的中央部設(shè)有開(kāi)口 5b，在多晶硅膜4形成有凹部4b。此外，開(kāi)口 5b的寬度WP比開(kāi)口 5a的寬度W大。周邊晶體管Trp的柵極寬度比選擇選通晶體管Trs的柵極寬度寬的情況較多。其結(jié)果，通過(guò)使周邊晶體管Trp的開(kāi)口 5b的寬度與柵極寬度的尺寸相應(yīng)地增大，能夠減小多晶硅膜7與多晶硅膜4的接觸電阻。多晶硅膜7形成為將多晶硅膜6之上、開(kāi)口 5b以及凹部4b填埋，成為與多晶硅膜4電導(dǎo)通的狀態(tài)。多晶硅膜7在開(kāi)口 5b中具有與凹部4b的臺(tái)階相應(yīng)的臺(tái)階。
[0055]在此，選擇選通晶體管Trs的氮化鎢膜(WN) 8的臺(tái)階(高低差)比周邊晶體管Trp的氮化鎢膜(WN)S的臺(tái)階(高低差)小。另外，多晶硅膜7形成為前述同樣的膜厚T，凹部4b內(nèi)的開(kāi)口 5b的側(cè)壁部分形成為比膜厚T厚的尺寸D (>T)，使表面的臺(tái)階成為平緩的形狀。即，在開(kāi)口 5b，多晶硅膜7的下降傾斜度比多晶硅膜6或電極間絕緣膜5的側(cè)面的傾斜度小。另外，在開(kāi)口 5b，多晶硅膜7的下降傾斜度比多晶硅膜4中的凹部4b的傾斜度小。其結(jié)果，多晶硅膜7的上表面的氮化鎢膜8在開(kāi)口 5b的上方具有平緩的臺(tái)階形狀，形成為大致均勻的膜厚。
[0056]根據(jù)上述結(jié)構(gòu)，作為存儲(chǔ)單元晶體管Trm的柵電極MG，使成為控制柵電極的多晶硅膜6、7的膜厚變薄，并且在其上表面隔著氮化鎢膜8層疊有鎢膜9，因此能夠?qū)崿F(xiàn)字線的低電阻化。另外，通過(guò)將多晶硅膜6、7形成得較薄，有助于降低柵極加工時(shí)的縱橫比(aspect ratio)而提高加工性。
[0057]接著，參照?qǐng)D4?圖9對(duì)達(dá)到圖3A所示的結(jié)構(gòu)的制造工序的一例進(jìn)行說(shuō)明。此夕卜，在本實(shí)施方式的說(shuō)明中以特征部分為中心來(lái)說(shuō)明，但只要是通常的工序，則可以在各工序間添加其他工序，也可以刪除工序。另外，各工序只要能夠?qū)嵱?，就可以適當(dāng)交換工序。
[0058]在圖4中，在硅基板2的上表面使用熱氧化法等形成預(yù)定膜厚的氧化硅膜作為柵極絕緣膜3，進(jìn)而在柵極絕緣膜3的上表面形成多晶硅膜4。然后，雖然沒(méi)有圖示，但在多晶硅膜的上表面形成硬掩模用的氮化硅膜等，對(duì)多晶硅膜4、柵極絕緣膜3進(jìn)行蝕刻，并且將硅基板2蝕刻至預(yù)定深度來(lái)形成元件分離槽。在元件分離槽內(nèi)埋入元件分離絕緣膜而形成元件分離區(qū)域Sb，由此在硅基板2的表面部形成元件形成區(qū)域Sa。此外，在該工序中，同時(shí)形成周邊電路區(qū)域的元件分離區(qū)域Sbb，由此在硅基板2形成元件形成區(qū)域Saa。此外，在元件分離區(qū)域Sb的加工中，圖4所示的部分的形狀沒(méi)有變化。
[0059]接著，如圖5所示，在多晶硅膜4的上表面形成電極間絕緣膜5。作為電極間絕緣膜5，如前述那樣形成ONO膜或NONON膜等。接著，以預(yù)定膜厚形成作為第2電極膜的多晶硅膜6以覆蓋電極間絕緣膜5及元件分離絕緣膜Sb的上表面。
[0060]接著，如圖6所示，在與選擇選通晶體管Trs的柵電極SG對(duì)應(yīng)的位置使用光刻技術(shù)形成開(kāi)口 5a及凹部4a。具體而言,通過(guò)RIE (reactive ion etching:反應(yīng)性離子蝕刻)法，對(duì)多晶硅膜6及電極間絕緣膜5進(jìn)行蝕刻來(lái)形成預(yù)定寬度尺寸W的開(kāi)口 5a，進(jìn)而在多晶硅膜4形成預(yù)定深度尺寸H (從多晶硅膜6的表面到凹部4a底面的深度尺寸)的凹部4a。在蝕刻處理后，通過(guò)洗凈處理使多晶硅膜6的表面、開(kāi)口 5a及凹部4a的表面成為洗凈狀態(tài)。
[0061]接著，如圖7A所示，以將多晶硅膜6的上表面及凹部4a內(nèi)填埋的方式以預(yù)定膜厚TO形成多晶硅膜7a。在該情況下，多晶硅膜7a成膜時(shí)的膜厚TO被設(shè)定為比開(kāi)口 5a的寬度尺寸W的1/2大(T0>W/2)。例如，在開(kāi)口 5a的寬度尺寸W為40~50nm左右的情況下，多晶娃膜7a的膜厚TO 比20~25nm大，設(shè)定為大于等于35nm或充分考慮工序能力而設(shè)定為60~70nm。在成膜后的多晶硅膜7a的上表面，在與凹部4a對(duì)應(yīng)的位置產(chǎn)生一點(diǎn)臺(tái)階，但該臺(tái)階尺寸h與凹部4a的深度尺寸H相比十分小，例如可以為小于等于10nm。
[0062]另一方面，在圖7B中，開(kāi)口 5b的寬度尺寸W被設(shè)定為比多晶硅膜7a的膜厚TO大。其結(jié)果，在多晶硅膜7a的上部產(chǎn)生與凹部4b對(duì)應(yīng)的凹部。另外，凹部4b的端部比多晶硅膜6或電極間絕緣膜5的側(cè)面的傾斜度緩和。
[0063]接著,如圖8A所示,對(duì)多晶娃膜7a進(jìn)行回蝕(etch back)處理來(lái)除去多晶娃膜7a的上部。其結(jié)果，多晶硅膜7a成為膜厚為膜厚T的多晶硅膜7。如前所述，多晶硅膜7的膜厚T為小于等于開(kāi)口 5a的寬度尺寸W的1/2的尺寸(T ^ W/2)。在使用各向異性蝕刻進(jìn)行了回蝕處理的情況下，多晶硅膜7a成膜時(shí)產(chǎn)生的一點(diǎn)臺(tái)階在回蝕處理后有時(shí)也會(huì)殘留下來(lái)。然而，回蝕后的多晶硅膜7a的臺(tái)階尺寸與成膜時(shí)的臺(tái)階尺寸h大致相同。由此，多晶硅膜7形成為埋入開(kāi)口 a及凹部4a內(nèi)的狀態(tài)且上表面大致平坦的狀態(tài)。
[0064]另一方面，在圖8B中，在開(kāi)口 5b的側(cè)壁部，多晶硅膜7形成得較厚。因此，在開(kāi)口 5b的側(cè)面形成有寬度比膜厚T寬的尺寸D的側(cè)壁部。另外，側(cè)壁部的上表面為襯墊狀(spacer，從上到下平緩地變化的形狀)，側(cè)壁部的上表面的傾斜度比多晶硅膜6或電極間絕緣膜5的側(cè)面的傾斜度緩和。
[0065]接著，如圖9所示，在多晶硅膜7的上表面通過(guò)濺射法依次形成氮化鎢膜8和鎢膜9。氮化鎢膜8是作為阻擋金屬膜發(fā)揮功能的膜。在此，因?yàn)槎嗑Ч枘?的上表面形成為大致平坦的狀態(tài)，所以氮化鎢膜8不會(huì)產(chǎn)生斷裂而以均勻的膜厚形成。由此，能夠以隔著氮化鎢膜8的狀態(tài)形成鎢膜9，能夠抑制由于鎢膜9與多晶硅膜7直接接觸而進(jìn)行反應(yīng)。
[0066]接著，如圖3A所示，在鎢膜9的上表面形成了氮化硅膜10之后進(jìn)行柵極加工來(lái)形成柵電極MG及SG。在該柵極加工中，將氮化硅膜10作為硬掩模，通過(guò)RIE法對(duì)鎢膜9、氮化鎢膜8、多晶硅膜7、6、電極間絕緣膜5、多晶硅膜4進(jìn)行蝕刻來(lái)分離形成柵電極MG、SG。在柵極加工后，通過(guò)離子注入向柵電極MG、SG間的硅基板2的表面導(dǎo)入雜質(zhì)而形成擴(kuò)散區(qū)域2a、2b 等。
[0067]此外，通過(guò)對(duì)周邊電路的晶體管Trp也進(jìn)行同樣的加工工序，得到圖3B所示的結(jié)構(gòu)。在該情況下，因?yàn)樾纬捎陔姌O間絕緣膜5的開(kāi)口 5b與選擇選通晶體管Trs的柵電極SG相比開(kāi)口寬度更寬，所以在成膜了多晶硅膜7a的時(shí)刻，在中央部產(chǎn)生與凹部4b對(duì)應(yīng)的凹部。但是，能夠使開(kāi)口 5b的側(cè)壁部的上表面的傾斜度比多晶硅膜6或電極間絕緣膜5的側(cè)面的傾斜度緩和。另外，在回蝕處理中，在開(kāi)口 5b的側(cè)壁部蝕刻量少而殘留為襯墊狀(從上到下平緩地變化的形狀)，因此形成寬度比膜厚T寬的尺寸D的側(cè)壁部。然后，雖然沒(méi)有圖示，但形成層間絕緣膜來(lái)覆蓋柵電極MG、SG的上表面，形成接觸部等而形成NAND型閃存裝置I。
[0068]根據(jù)這樣的本實(shí)施方式，在多晶硅膜6的上表面成膜膜厚比電極間絕緣膜5的開(kāi)口 5a的寬度尺寸W的1/2厚的多晶硅膜7a，減輕了在多晶硅膜7a的上表面產(chǎn)生因凹部4a引起的臺(tái)階的情況。然后，通過(guò)回蝕處理對(duì)多晶硅膜7a進(jìn)行蝕刻，由此加工成小于等于開(kāi)口 5a的寬度尺寸W的1/2的預(yù)定膜厚T而形成了作為第3電極膜的多晶硅膜7。由此，與在將多晶硅膜7成膜為預(yù)定膜厚T的情況下產(chǎn)生的臺(tái)階相比能夠提高平坦度。而且，在多晶硅膜7的上表面形成的作為阻擋金屬膜的氮化鎢膜8的成膜中，能夠不產(chǎn)生斷裂而成為均勻的膜厚。
[0069]其結(jié)果，即使在作為在電極間絕緣膜5的上表面形成的控制柵電極而設(shè)置比較薄的膜厚的多晶硅膜6、7并設(shè)置鎢膜9作為金屬膜的情況下，也能夠避免因臺(tái)階導(dǎo)致的不良情況。進(jìn)而，通過(guò)減薄多晶硅膜6、7，能在使縱橫比降低了的狀態(tài)下進(jìn)行柵極加工，因此也能夠?qū)崿F(xiàn)工序能力的提聞。
[0070](第2實(shí)施方式)
[0071]圖1OA及B?圖16表示第2實(shí)施方式，下面對(duì)與第I實(shí)施方式不同的部分進(jìn)行說(shuō)明。
[0072]在該實(shí)施方式中，如圖1OA所示，在選擇選通晶體管Trs的柵電極SG，取代多晶硅膜7而設(shè)置多晶硅膜11。即，作為第3電極膜的多晶硅膜11不殘留在作為第2電極膜的多晶硅膜6上而形成為埋入形成有開(kāi)口 5a及凹部4a的部分的多晶硅膜。形成在開(kāi)口 5a及凹部4a內(nèi)的多晶硅膜11成為在位于開(kāi)口 a的中央部的上表面殘留一點(diǎn)臺(tái)階的狀態(tài)，但該臺(tái)階為與第I實(shí)施方式中說(shuō)明過(guò)的臺(tái)階同樣的臺(tái)階尺寸h左后，不會(huì)對(duì)形成于上表面的氮化鎢膜8的形成造成障礙。
[0073]另外，如圖1OB所示，在本實(shí)施方式中，作為周邊電路部的晶體管Trp的柵電極PG的結(jié)構(gòu)，為多晶硅膜Ila殘留在開(kāi)口 5b及凹部4b的一部分的狀態(tài)。多晶硅膜Ila在開(kāi)口5b的側(cè)壁部被形成為加工時(shí)殘留的襯墊狀。另外，因?yàn)檫@樣多晶娃膜Ila形成為襯墊狀，所以開(kāi)口 5b的側(cè)壁部的傾斜度與多晶硅膜6或電極間絕緣膜5的側(cè)面的傾斜度相比而成為平緩的形狀。其結(jié)果，形成于其上表面的氮化鎢膜8不會(huì)引起斷裂而以均勻的膜厚形成。另外，氮化鎢膜8與多晶硅膜4直接接觸。
[0074]接著，對(duì)于上述結(jié)構(gòu)的制造工序，說(shuō)明與第I實(shí)施方式不同的部分。
[0075]與第I實(shí)施方式同樣地形成到圖5所示的狀態(tài)。即為在硅基板2上依次形成了柵極絕緣膜3、作為第I電極膜的多晶硅膜4、電極間絕緣膜5、作為第2電極膜的多晶硅膜5的狀態(tài)。
[0076]如圖11所示，在多晶硅膜5的上表面以預(yù)定膜厚形成氧化硅膜12。在該情況下，氧化硅膜12可以通過(guò)對(duì)多晶硅膜5進(jìn)行熱氧化來(lái)形成，也可以通過(guò)CVD法等成膜在多晶硅膜5上。此外，氧化硅膜12是在加工工序中使用的膜。
[0077]接著，如圖12所示，在與柵電極SG對(duì)應(yīng)的位置使用光刻技術(shù)來(lái)形成開(kāi)口 5a及凹部4a (距上表面的深度尺寸H)。在此，與前述同樣，通過(guò)RIE法對(duì)多晶硅膜6及電極間絕緣膜5進(jìn)行蝕刻來(lái)在預(yù)定寬度尺寸W的開(kāi)口 5a及多晶硅膜4形成凹部4a。在蝕刻處理之后，通過(guò)洗凈(清洗)處理使氧化硅膜12的表面、開(kāi)口 5a以及凹部4a的表面成為洗凈狀態(tài)。
[0078]接著，如圖13所示，以填埋多晶硅膜6的上表面及凹部4a內(nèi)的方式以預(yù)定膜厚TO形成多晶硅膜11a。多晶硅膜IIa成膜時(shí)的膜厚TO被設(shè)定為比開(kāi)口 5a的寬度尺寸W的1/2大(T0>W/2)。多晶硅膜Ila的膜厚在與第I的實(shí)施方式同樣的條件下形成。在成膜后，在多晶硅膜Ila的上表面，與凹部4a對(duì)應(yīng)的位置產(chǎn)生一點(diǎn)臺(tái)階，但該臺(tái)階尺寸h與凹部4a的深度尺寸H相比十分小，例如小于等于10nm。
[0079]接著，如圖14A所示，對(duì)多晶硅膜Ila進(jìn)行回蝕處理來(lái)除去氧化硅膜12上的部分，進(jìn)而對(duì)殘留在開(kāi)口 5a及凹部4a的多晶硅膜11的上表面進(jìn)行蝕刻直到與多晶硅膜6的上表面高度相比深挖一定深度的程度。在此，因?yàn)樵诨匚g處理時(shí)在選擇蝕刻多晶硅膜的條件下進(jìn)行蝕刻，所以氧化硅膜12成為蝕刻阻止膜，能夠切實(shí)地進(jìn)行蝕刻以使得不產(chǎn)生殘留在氧化硅膜12上的多晶硅膜11a。另外，由此，多晶硅膜11形成為被埋入開(kāi)口 5a及凹部4a內(nèi)的狀態(tài)且上表面大致平坦的狀態(tài)。
[0080]另一方面，在圖14B中，在開(kāi)口 5b的側(cè)壁部，多晶硅膜7被形成得較厚。因此，在開(kāi)口 5b的側(cè)面作為側(cè)壁部而殘留有多晶硅膜11a。另外，側(cè)壁部的上表面為襯墊狀(從上到下平緩地變化的形狀)，側(cè)壁部的上表面的傾斜度比多晶硅膜6或電極間絕緣膜5的側(cè)面的傾斜度緩和。
[0081]接著，如圖15所示，進(jìn)行用于對(duì)回蝕處理后的表面進(jìn)行洗凈的后處理，并且通過(guò)稀氫氟酸液等除去氧化硅膜12。
[0082]接著，如圖16所示，在多晶硅膜6及7的上表面通過(guò)濺射法連續(xù)地形成氮化鎢膜8及鎢膜9。因?yàn)槎嗑Ч枘?1的上表面形成為大致平坦的狀態(tài)，所以作為阻擋金屬膜的氮化鎢膜8不會(huì)產(chǎn)生斷裂而以均勻的膜厚形成。由此，能夠在隔著氮化鎢膜8的狀態(tài)下形成鎢膜9，能夠抑制由于鎢膜9與多晶硅膜6及7直接接觸而進(jìn)行反應(yīng)。
[0083]然后，如圖1OA所示，與第I實(shí)施方式同樣，在鎢膜9的上表面形成了氮化硅膜10之后進(jìn)行柵極加工來(lái)形成柵電極MG及SG。進(jìn)而，在柵極加工后，通過(guò)離子注入向柵電極MG、SG間的硅基板2的表面導(dǎo)入雜質(zhì)來(lái)形成擴(kuò)散區(qū)域2a、2b等。
[0084]此外，通過(guò)對(duì)周邊電路的晶體管Trp也進(jìn)行同樣的加工工序，得到圖1OB所示的結(jié)構(gòu)。在該情況下，在多晶硅膜Ila的回蝕處理中，進(jìn)行蝕刻直到氧化硅膜12露出，因此在開(kāi)口 5b及凹部4b的部分，除了在側(cè)壁部分殘留為襯墊狀的部分之外，凹部4b內(nèi)的多晶硅膜Ila被除去，多晶硅膜4的上表面露出。進(jìn)而，之后雖然沒(méi)有圖示，但形成層間絕緣膜來(lái)覆蓋柵電極MG、SG的上表面，形成接觸部等而形成NAND型閃存裝置I。
[0085]根據(jù)這樣的第2實(shí)施方式，能獲得與第I實(shí)施方式同樣的效果，并且因?yàn)樵诙嗑Ч枘?上不形成多晶硅膜11，所以能夠在柵電極加工時(shí)使整體的高度降低。由此，能夠減小柵極加工時(shí)的縱橫比而提聞工序能力。
[0086]另外，因?yàn)閷⒀趸枘?2作為阻止膜來(lái)通過(guò)回蝕處理除去多晶硅膜11a，所以能夠切實(shí)地除去氧化硅膜12上的多晶硅膜。另外，能夠維持將多晶硅膜6形成為預(yù)定膜厚作為第2電極膜。即，能夠不依賴于選擇選通晶體管Trs和/或周邊電路晶體管Trp的多晶硅膜6的膜厚而將多晶硅膜6的膜厚設(shè)定為使存儲(chǔ)單元晶體管Trm的特性最佳的厚度。由此，通過(guò)控制多晶硅膜6的膜厚來(lái)作為構(gòu)成存儲(chǔ)單元晶體管Trm的控制柵電極的第2電極膜，能夠有助于實(shí)現(xiàn)電特性的穩(wěn)定性。
[0087]此外，也可以取代上述制造工序而采用不設(shè)置氧化硅膜12的工序。在該情況下，在第I實(shí)施方式的從圖7所示的狀態(tài)開(kāi)始的回蝕處理中，不存在成為阻止膜的氧化硅膜12，但通過(guò)在時(shí)間管理等蝕刻條件下對(duì)多晶硅膜6上的多晶硅膜Ilb進(jìn)行加工，也能夠得到圖1OA的結(jié)構(gòu)。
[0088]另外，在該情況下，預(yù)先將作為第2電極膜的多晶硅膜6形成為大于等于預(yù)定膜厚，通過(guò)回蝕處理除去多晶硅膜6上的多晶硅膜11b，進(jìn)而通過(guò)回蝕處理除去多晶硅膜6，使多晶硅膜6成為預(yù)定膜厚，由此也能夠得到圖1OA所示的結(jié)構(gòu)。
[0089](第3實(shí)施方式)
[0090]圖17A及B?圖19表示第3實(shí)施方式，對(duì)與第I實(shí)施方式不同的部分進(jìn)行說(shuō)明。
[0091]在本實(shí)施方式中，如圖17A所示，在選擇選通晶體管Trs的柵電極SG，取代多晶硅膜7而設(shè)置多晶娃膜7c。第I實(shí)施方式中的多晶娃膜7在位于凹部4a的上部的部分產(chǎn)生了一些臺(tái)階，與此相對(duì)，本實(shí)施方式中的多晶硅膜7c形成為不產(chǎn)生臺(tái)階的平坦的狀態(tài)。另夕卜，如圖17B所示，在本實(shí)施方式中，作為周邊電路部的晶體管Trp的柵電極PG的結(jié)構(gòu)，與多晶硅膜7c同樣地也形成為平坦的狀態(tài)。
[0092]因此，無(wú)論是選擇選通晶體管Trs的柵電極SG還是周邊電路部的晶體管Trp的柵電極GP，形成于多晶硅膜7c的上表面的氮化鎢膜8都不會(huì)引起斷裂而以均勻的膜厚形成。
[0093]接著，對(duì)于上述結(jié)構(gòu)的制造工序，說(shuō)明與第I實(shí)施方式不同的部分。
[0094]與第I實(shí)施方式同樣地形成到圖7A、B所示的狀態(tài)。即以填埋多晶硅膜6的上表面及凹部4a內(nèi)的方式以預(yù)定膜厚TO形成多晶硅膜7a。多晶硅膜7a成膜時(shí)的膜厚TO與第I實(shí)施方式同樣被設(shè)定為比開(kāi)口 5a的寬度尺寸W的1/2大(T0>W/2)。在成膜后的多晶硅膜7a的上表面，在與凹部4a對(duì)應(yīng)的位置產(chǎn)生臺(tái)階尺寸h的一點(diǎn)臺(tái)階。
[0095]接著，如圖18A所示，作為對(duì)多晶硅膜7a進(jìn)行回蝕處理的一種方式，通過(guò)CMP(chemical mechanical polishing:化學(xué)機(jī)械研磨)法對(duì)表面進(jìn)行研磨,從而進(jìn)行回蝕來(lái)使上部平坦化。由此，將多晶硅膜7a研磨(回蝕處理)預(yù)定量而成為膜厚T的多晶硅膜7c。在該情況下，多晶硅膜7的膜厚T為小于等于開(kāi)口 5a的寬度尺寸W的1/2的尺寸(T = W/2)。在CMP法的回蝕處理(平坦化處理)中，因?yàn)槎嗑Ч枘?c的上表面被加工成整個(gè)面大致平坦，所以不產(chǎn)生臺(tái)階。在進(jìn)行了 CMP法的回蝕處理之后，進(jìn)行用于對(duì)處理表面進(jìn)行洗凈的后處理。[0096]另一方面，在圖18B中同樣地多晶硅膜7c的上表面也被加工成整個(gè)面大致平坦。
[0097]此外，如圖所示，可以設(shè)為將多晶硅膜7c殘留在多晶硅膜6上的狀態(tài)，也可以與第2實(shí)施方式同樣地設(shè)為多晶硅膜6上不殘留多晶硅膜7c的狀態(tài)。進(jìn)而，也可以進(jìn)行處理以研磨到多晶硅膜6而成為預(yù)定膜厚。
[0098]接著，如圖19所示，在多晶硅膜7c的上表面通過(guò)濺射法依次形成氮化鎢膜8及鎢膜9。因?yàn)槎嗑Ч枘?c的上表面形成為平坦的狀態(tài)，所以作為阻擋金屬膜的氮化鎢膜8不會(huì)產(chǎn)生斷裂而以均勻的膜厚形成。由此，能夠在隔著均勻膜厚的氮化鎢膜8的狀態(tài)下形成鎢膜9，能夠抑制由于鎢膜9與多晶硅膜6及7直接接觸而進(jìn)行反應(yīng)。
[0099]然后，如圖17A及B所示，與第I實(shí)施方式同樣，在鎢膜9的上表面形成了氮化硅膜10之后進(jìn)行柵極加工來(lái)形成柵電極MG及SG。進(jìn)而，在柵極加工后，通過(guò)離子注入向柵電極MG、SG間的硅基板2的表面導(dǎo)入雜質(zhì)來(lái)出擴(kuò)散區(qū)域2a、2b等。此外，通過(guò)對(duì)周邊電路的晶體管Trp也進(jìn)行同樣的加工工序，得到圖1OB所示的結(jié)構(gòu)。
[0100]根據(jù)這樣的第3實(shí)施方式，能獲得與第I實(shí)施方式同樣的效果，并且因?yàn)橥ㄟ^(guò)CMP法使多晶硅膜7a平坦化(回蝕處理)而加工成為預(yù)定膜厚T，所以能夠?qū)⒓庸ず蟮亩嗑Ч枘?c的上表面形成為更平坦的狀態(tài)。
[0101](第4實(shí)施方式)
[0102]圖20?圖22表示第4實(shí)施方式，下面對(duì)與第I實(shí)施方式不同之處進(jìn)行說(shuō)明。在第I實(shí)施方式中將向周邊電路晶體管Trp的柵電極PG接觸的柵極接觸部18配置在了元件分尚膜上。與此相對(duì)，在本實(shí)施方式中，柵極接觸部18被配置在開(kāi)口 5b的正上。
[0103]圖20示出了配置了 2個(gè)周邊電路部的晶體管Trp的狀態(tài)下的布局的一例。在該結(jié)構(gòu)中，在由元件分離絕緣膜Sbb包圍的矩形的元件形成區(qū)域Saa的中央上部以橫穿該元件形成區(qū)域Saa的方式形成有柵電極PG。在柵電極PG兩側(cè)的元件形成區(qū)域Saa形成有導(dǎo)入了預(yù)定濃度的雜質(zhì)的源極/漏極區(qū)域。對(duì)于柵電極PG，在與元件形成區(qū)域Saa對(duì)應(yīng)的部分形成有電極間絕緣膜5的開(kāi)口 5b。在源極/漏極區(qū)域分別形成有接觸部17，在柵電極PG的開(kāi)口 5b的中央上部形成有柵極接觸部18。
[0104]圖21示出了以圖20中21-21線表示的部分的截面的一例，圖22示出了以圖20中22-22線表示的部分的截面的一例。在這些圖21、圖22中，作為周邊電路部的柵電極PG，在硅基板2上依次層疊有柵極絕緣膜3、多晶硅膜4、電極間絕緣膜5、多晶硅膜6、7、氮化鎢膜8、鎢膜9、氮化硅膜10以及氧化硅膜13。
[0105]電極間絕緣膜5及多晶硅膜6除了兩側(cè)的預(yù)定范圍外都形成開(kāi)口 5b，在多晶硅膜4形成有與開(kāi)口 5b對(duì)應(yīng)的凹部4b。多晶硅膜7形成為埋入開(kāi)口 5b、凹部4b，在開(kāi)口 5b的內(nèi)側(cè)的區(qū)域形成凹部。另外，凹部4b的中央部大致平坦。另外，多晶硅膜7形成為在開(kāi)口5b的側(cè)壁部分隨著從上向下而變厚的襯墊狀。這是因?yàn)?如第I實(shí)施方式中所說(shuō)明的那樣，通過(guò)以較厚的膜來(lái)形成多晶硅膜7a，對(duì)其進(jìn)行回蝕處理使其變薄，從而形成多晶硅膜7。其結(jié)果，氮化鎢膜7及鎢膜8不會(huì)產(chǎn)生斷裂等而以大致一定的膜厚形成。
[0106]在柵電極PG的側(cè)壁形成有氧化硅膜14。以覆蓋柵電極PG、氧化硅膜14、硅基板2的源極/漏極區(qū)域以及元件分離絕緣膜Sbb的上表面的方式形成氧化硅膜15。以埋入柵電極PG的方式以預(yù)定膜厚形成有氧化硅膜等層間絕緣膜16。在硅基板2，在與源極/漏極區(qū)域?qū)?yīng)的位置形成有雜質(zhì)擴(kuò)散區(qū)域2c，進(jìn)而除了由源極/漏極區(qū)域的氧化硅膜14所掩蓋的部分以外，形成高濃度的雜質(zhì)擴(kuò)散區(qū)域2d而形成LDD (lightly doped drain:輕摻雜漏極)構(gòu)造。在源極/漏極區(qū)域各自的硅基板2的表面貫穿層間絕緣膜16及氧化硅膜15而形成有接觸部17。位于柵電極PG的中央部而形成有柵極接觸部18。柵極接觸部18形成為貫穿層間絕緣膜16、氧化硅膜17、13、氮化硅膜10而到達(dá)鎢膜9。即，柵極接觸部18的底部位于鎢膜9中。
[0107]下面說(shuō)明上述結(jié)構(gòu)的柵電極PG的制造工序的一例。在形成了作為第I實(shí)施方式中的圖3A及B的結(jié)構(gòu)的氮化硅膜10之后，形成空氣間隙形成用的氧化硅膜14來(lái)在柵電極MG間形成空氣間隙。然后，例如，通過(guò)各向異性蝕刻以使氧化硅膜14僅殘留在選擇選通晶體管Trs的柵電極SG以及周邊電路晶體管Trp的柵電極PG的側(cè)面的方式進(jìn)行襯墊加工。
[0108]接著，以覆蓋整體的方式形成氧化硅膜15，進(jìn)而形成層間絕緣膜16來(lái)使整體平坦化。接著，在層間絕緣膜16形成接觸孔。在此，通過(guò)RIE法同時(shí)形成接觸部17及柵極接觸部18的接觸孔。
[0109]此時(shí)，雖然柵極接觸部18的接觸孔先到達(dá)鎢膜9的表面，但因?yàn)樵谘趸枘さ奈g刻速度高的蝕刻條件、以及用于切實(shí)地形成接觸孔的硅的蝕刻速度大的蝕刻條件下進(jìn)行RIE處理，所以鎢膜9成為阻止膜，能夠同時(shí)形成柵極接觸部18和接觸部17的接觸孔。此夕卜，也可以在接觸部17的形成區(qū)域配置蝕刻阻止用的氮化硅膜。其結(jié)果，將該氮化硅膜和氮化硅膜10用作第I蝕刻阻止膜，能夠提高接觸孔底部的位置的控制性。然后，在接觸孔內(nèi)埋入形成金屬膜來(lái)形成接觸部17及柵極接觸部18。
[0110]此外，在本實(shí)施方式中，如第I?第3實(shí)施方式中所說(shuō)明的那樣，即使在使作為控制柵電極的多晶硅膜7的膜厚減薄的情況下，也能獲得消除了周邊部的陡峭臺(tái)階的結(jié)構(gòu)。在該情況下，無(wú)論在增寬電極間絕緣膜5的開(kāi)口 5b的寬度尺寸的情況下、還是在縮窄電極間絕緣膜5的開(kāi)口 5b的寬度尺寸的情況下，如第I?第3實(shí)施方式中說(shuō)明的那樣，都能夠抑制在形成氮化鎢膜7及鎢膜8時(shí)產(chǎn)生斷裂等的不良情況的發(fā)生。例如，若在開(kāi)口 5b中氮化鎢膜7發(fā)生斷裂，則鎢膜8會(huì)與多晶硅膜7直接接觸。于是，多晶硅膜7與鎢膜8發(fā)生硅化反應(yīng)，有可能在開(kāi)口 5b中產(chǎn)生空隙(void)。在存在該空隙的狀態(tài)下，當(dāng)在電極間絕緣膜5的開(kāi)口 5b的正上部形成接觸孔時(shí)，則接觸孔的底部有時(shí)會(huì)穿透柵極絕緣膜3而到達(dá)硅基板2。這是因?yàn)橥瑫r(shí)形成接觸部17及柵極接觸部18。
[0111]與此相對(duì)，在本實(shí)施方式中，在電極間絕緣膜5的開(kāi)口 5b的正上部不產(chǎn)生氮化鎢膜7的斷裂，因此能夠?qū)⒔佑|部配置在開(kāi)口 5b的正上部。由此，能夠不設(shè)置用于配置柵極接觸部18的另外的空間而實(shí)現(xiàn)空間節(jié)省。
[0112]另外，開(kāi)口 5b的中央部大致平坦。因此，能夠防止由殘留在臺(tái)階部分的氮化硅膜10導(dǎo)致的接觸孔的未開(kāi)口。
[0113](第4實(shí)施方式的變形例)
[0114]如圖23、24所示，第4實(shí)施方式也可以與第2實(shí)施方式組合。
[0115](其他實(shí)施方式)
[0116]除了上述實(shí)施方式中說(shuō)明的以外，還可以進(jìn)行下述的變形。
[0117]在第I實(shí)施方式中，對(duì)使電極間絕緣膜5的開(kāi)口 5a的寬度尺寸W為40?50nm、使進(jìn)行成膜的多晶硅膜7a的膜厚TO為50?60nm的情況進(jìn)行了說(shuō)明，但這些尺寸可以設(shè)定成適當(dāng)?shù)闹?。相?duì)于開(kāi)口 5a的開(kāi)口寬度尺寸W而將多晶硅膜7a的膜厚T形成為T0>W/2、使回蝕后的多結(jié)晶硅7的膜厚T成為T = W/2即可。
[0118]沒(méi)有示出多晶硅膜7a的膜厚TO的上限，但實(shí)質(zhì)上只要能確保在表面產(chǎn)生的臺(tái)階不會(huì)在回蝕后產(chǎn)生障礙的程度的膜厚即可。進(jìn)而，不妨礙考慮工序能力而設(shè)定為大于等于該膜厚的預(yù)定的膜厚。
[0119]回蝕處理后所殘留的多晶硅膜7只要是滿足上述的條件的膜，則也可以與第2實(shí)施方式同樣地加工成使多晶硅膜6上的膜厚為零。另外，也可以在多晶硅膜7的膜厚變?yōu)榱阒?，進(jìn)一步繼續(xù)回蝕處理，進(jìn)行加工直到多晶硅膜6變?yōu)轭A(yù)定膜厚。
[0120]阻擋金屬膜只要是抑制金屬膜與多晶硅膜發(fā)生反應(yīng)的材料，除了氮化鎢(WN)以夕卜，也可以使用氮硅化鎢(WSiN)、氮化鈦(TiN)、釕(Ru)、氧化釕(RuO)、鉭(Ta)、氮化鉭(TaN)、氮硅化鉭(TaSiN)、錳(Mn)、氧化錳(MnO)、鈮(Nb)、氮化鈮(NbN)、氮化鑰(MoN)、釩(Vn)等各種材料。
[0121]金屬膜除了鎢(W)以外，也可以使用硅化鎢(WSi)、鑰(Mo)、鉭(Ta)等材料或以這些材料為主成分的材料。
[0122]另外，對(duì)于阻擋金屬膜和金屬膜的組合，除了氮化鎢膜和鎢膜的組合以外，也可以使用上述的各種材料來(lái)實(shí)施各種組合。
[0123]第4實(shí)施方式除了應(yīng)用于第I實(shí)施方式的結(jié)構(gòu)以外，也可以應(yīng)用于第2實(shí)施方式或第3實(shí)施方式的任一結(jié)構(gòu)。
[0124]除了應(yīng)用于NAND型閃存裝置I以外，也可以應(yīng)用于NOR型閃存裝置、EEPROM等非易失性半導(dǎo)體存儲(chǔ)裝置。另外，無(wú)論是將存儲(chǔ)單元構(gòu)成為I位的裝置還是將存儲(chǔ)單元構(gòu)成為多位的裝置都能夠應(yīng)用本發(fā)明。
[0125]雖然說(shuō)明了本發(fā)明的幾個(gè)實(shí)施方式，但是這些實(shí)施方式是作為例子而舉出的，并不是要限定發(fā)明的范圍。這些新的實(shí)施方式能夠以其他的各種各樣的方式來(lái)實(shí)施，在不脫離發(fā)明要旨的范圍內(nèi)能夠進(jìn)行各種省略、置換、變更。這些實(shí)施方式及其變形包含于發(fā)明的范圍和要旨中，并且包含于權(quán)利要求書所記載的發(fā)明及其同等的范圍內(nèi)。
【權(quán)利要求】
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有: 半導(dǎo)體基板； 第I絕緣膜，其形成于所述半導(dǎo)體基板上； 第I電極膜，其形成于所述第I絕緣膜上； 第2絕緣膜，其形成于所述第I電極膜上； 第2電極膜，其形成于所述第2絕緣膜上； 第3電極膜，其將第I寬度尺寸且第I深度尺寸的第I凹部的內(nèi)部填埋并且形成于所述第2電極膜上，所述第I凹部形成為貫穿所述第2電極膜和所述第2絕緣膜而到達(dá)所述第I電極膜內(nèi)；和 第I阻擋金屬膜及第I金屬膜，其形成于所述第3電極膜上， 所述第3電極膜形成為所述第2電極膜上的部分的膜厚為第I膜厚，所述第I膜厚小于等于所述第I凹部的第I寬度尺寸的1/2。
2.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述第3電極膜在位于所述第I凹部上部的表面具有臺(tái)階。
3.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述第3電極膜形成為其位于所述第I凹部上部的表面平坦。
4.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有: 第3絕緣膜，其形成于所述半導(dǎo)體基板上； 第4電極膜，其形成于所述第3絕緣膜上； 第4絕緣膜，其形成于所述第4電極膜上； 第5電極膜，其形成于所述第4絕緣膜上； 第6電極膜，其沿著比所述第I寬度尺寸寬的第2寬度尺寸且第I深度尺寸的第2凹部的形狀而將所述第2凹部的內(nèi)部填埋、并且形成于所述第5電極膜上，所述第2凹部形成為貫穿所述第5電極膜和所述第4絕緣膜而到達(dá)所述第4電極膜內(nèi)；和第2阻擋金屬膜及第2金屬膜，其形成于所述第6電極膜上， 所述第6電極膜的所述第5電極膜上的部分和所述第2凹部的底面部分的膜厚形成為所述第I膜厚，并且，在所述第2凹部的側(cè)壁面部分，所述第6電極膜形成為在所述第3絕緣膜和所述第4絕緣膜的層疊方向上隨著從上部向下部而膜厚變厚。
5.根據(jù)權(quán)利要求4所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有: 層間絕緣膜，其形成為覆蓋所述第2金屬膜的上表面；和 接觸部，其配置在所述第2凹部的正上部，貫穿所述層間絕緣膜而到達(dá)所述金屬膜。
6.根據(jù)權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述第2凹部的中央平坦。
7.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有: 半導(dǎo)體基板； 第I絕緣膜，其形成于所述半導(dǎo)體基板上； 第I電極膜，其形成于所述第I絕緣膜上； 第2絕緣膜，其形成于所述第I電極膜上； 第2電極膜，其形成于所述第2絕緣膜上；第3電極膜，其形成為將預(yù)定寬度尺寸且預(yù)定深度尺寸的凹部的內(nèi)部填埋，所述凹部形成為貫穿所述第2電極膜和所述第2絕緣膜而到達(dá)所述第I電極膜內(nèi)；和 第I阻擋金屬膜及第I金屬膜，其形成于所述第2電極膜和所述第3電極膜上。
8.根據(jù)權(quán)利要求7所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述第3電極膜在位于所述凹部上部的表面具有臺(tái)階。
9.根據(jù)權(quán)利要求7所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有: 層間絕緣膜，其形成為覆蓋所述金屬膜的上表面；和 接觸部，其配置在所述凹部的正上部，貫穿所述層間絕緣膜而到達(dá)所述金屬膜。
10.根據(jù)權(quán)利要求7所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有: 第3絕緣膜，其形成于所述半導(dǎo)體基板上； 第4電極膜，其形成于所述第3絕緣膜上； 第4絕緣膜，其形成于所述第4電極膜上； 第5電極膜，其形成于所述第4絕緣膜上； 第6電極膜，其形成為在比所述第I寬度尺寸寬的第2寬度尺寸且第I深度尺寸的第2凹部的內(nèi)部的側(cè)壁面部分，在所述第3絕緣膜和所述第4絕緣膜的層疊方向上，隨著從上部向下部而膜厚變厚，所述第2凹部形成為貫穿所述第5電極膜和所述第4絕緣膜而到達(dá)所述第4電極膜內(nèi)；和 第2阻擋金屬膜及第2金屬膜，其形成于所述第6電極膜上。
11.根據(jù)權(quán)利要求10所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述第2阻擋金屬膜與所述第4電極膜接觸。
12.根據(jù)權(quán)利要求10所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 使第6電極膜的側(cè)壁部的上表面的傾斜度比所述第3絕緣膜或所述第4電極膜的側(cè)面的傾斜度緩和。
13.一種非易失性半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于，包括: 在半導(dǎo)體基板的上表面形成第I絕緣膜和第I電極膜的工序； 在所述第I電極膜上形成第2絕緣膜的工序； 在所述第2絕緣膜上形成第2電極膜的工序； 以貫穿所述第2電極膜和所述第2絕緣膜而到達(dá)所述第I電極膜內(nèi)部的方式形成預(yù)定寬度尺寸且預(yù)定深度尺寸的凹部的工序； 形成將所述凹部?jī)?nèi)填埋、并且在所述第2電極膜上膜厚比所述凹部的寬度尺寸的1/2大的第3電極膜的工序； 對(duì)所述第3電極膜進(jìn)行回蝕處理以使所述第2電極膜上的膜厚變?yōu)榈贗膜厚的工序，所述第I膜厚小于等于所述凹部的寬度尺寸的1/2 ;和 在進(jìn)行了所述回蝕處理的所述第3電極膜上形成阻擋金屬膜及金屬膜的工序。
14.根據(jù)權(quán)利要求13所述的非易失性半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于， 在對(duì)所述第3電極膜進(jìn)行回蝕處理以使所述第2電極膜上的膜厚變?yōu)樗龅贗膜厚的工序中，通過(guò)各向異性蝕刻處理來(lái)進(jìn)行所述回蝕處理。
15.根據(jù)權(quán)利要求13所述的非易失性半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于， 在對(duì)所述第3電極膜進(jìn)行回蝕處理以使所述第2電極膜上的膜厚變?yōu)樗龅贗膜厚的工序中，通過(guò)化學(xué)機(jī)械研磨法來(lái)進(jìn)行所述回蝕處理。
16.根據(jù)權(quán)利要求13所述的非易失性半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于， 形成第3絕緣膜、第4電極膜、第4絕緣膜以及第5電極膜， 在形成所述第I凹部的工序中，以貫穿所述第5電極膜和所述第4絕緣膜而到達(dá)所述第4電極膜內(nèi)的方式形成比所述第I寬度尺寸寬的第2寬度尺寸且第I深度尺寸的第2凹部， 在形成所述第3電極膜的工序中，形成將所述第2凹部?jī)?nèi)填埋、并且在所述第5電極膜上膜厚與所述第3電極膜的膜厚相同的第6電極膜， 在對(duì)所述第3電極膜進(jìn)行回蝕的工序中，通過(guò)回蝕除去所述第5電極膜上和所述第2凹部底面部的所述第6電極膜而在所述第2凹部的側(cè)壁部殘留所述第6電極膜， 在形成所述阻擋金屬膜及所述金屬膜的工序中，在所述第5電極膜上和所述第2凹部?jī)?nèi)也同時(shí)形成所述阻擋金屬膜及所述金屬膜。
17.根據(jù)權(quán)利要求16所述的非易失性半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于， 在對(duì)所述第3電極膜進(jìn)行回蝕處理以使所述第2電極膜上的膜厚變?yōu)樗龅贗膜厚的工序中，通過(guò)各向異性蝕刻處理來(lái)進(jìn)行所述回蝕處理。
18.一種非易失 性半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于，包括: 在半導(dǎo)體基板的上表面形成第I絕緣膜和第I電極膜的工序； 在所述第I電極膜上形成第2絕緣膜的工序； 在所述第2絕緣膜上形成第2電極膜的工序； 以貫穿所述第2電極膜和所述第2絕緣膜而到達(dá)所述第I電極膜內(nèi)部的方式形成第I寬度尺寸且第I深度尺寸的第I凹部的工序； 形成將所述第I凹部?jī)?nèi)填埋、并且在所述第2電極膜上膜厚比所述第I凹部的第I寬度尺寸的1/2大的第3電極膜的工序； 通過(guò)回蝕除去所述第2電極膜上的所述第3電極膜的工序；和在殘留于所述第2電極膜上和所述第I凹部的所述第3電極膜上形成阻擋金屬膜及金屬膜的工序。
19.根據(jù)權(quán)利要求18所述的非易失性半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于， 在通過(guò)回蝕除去所述第3電極膜的工序中，通過(guò)各向異性蝕刻處理來(lái)進(jìn)行所述回蝕處理。
20.根據(jù)權(quán)利要求18所述的非易失性半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于，包括: 形成層間絕緣膜以覆蓋所述金屬膜的上表面的工序；和 在所述第I凹部的正上部形成貫穿所述層間絕緣膜而到達(dá)所述金屬膜的接觸部的工序。
【文檔編號(hào)】H01L27/115GK103996682SQ201310394016
【公開(kāi)日】2014年8月20日 申請(qǐng)日期:2013年9月3日 優(yōu)先權(quán)日:2013年2月20日
【發(fā)明者】松森久和, 武木田秀人, 美濃明良, 村上潤(rùn) 申請(qǐng)人:株式會(huì)社東芝