用于浮體單元的互補fet注入的制作方法
【專利摘要】本發(fā)明涉及一種浮體存儲單元(100)，該浮體存儲單元(1000)包括：第一MOS晶體管(1100)和第二MOS晶體管(1200)，其中至少第二MOS晶體管具有浮體(1204)；其特征在于，第一MOS晶體管和第二MOS晶體管被構造成，電荷能夠通過第一MOS晶體管向/從第二MOS晶體管的浮體移動。
【專利說明】用于浮體單元的互補FET注入
[0001]本發(fā)明涉及一種用于存儲數(shù)據(jù)的半導體器件。更具體地，其涉及一種基于浮體(floating body)的存儲單元。
[0002]存儲器件實際使用在用于各種目的的每一種集成電路中，例如用于保持變量和/或計算結果或用于存儲輸入的數(shù)據(jù)。取決于應用，使用的存儲單元的數(shù)目可從一些比特變化至若干千兆字節(jié)。因此，為了降低成本，重要的是，提供可通過使用盡可能少量的硅面積來實現(xiàn)的存儲架構。在這一方面，一種已知的方法在于，存儲單元的實現(xiàn)依賴于浮體效應。
[0003]特別地，基于浮體的存儲單器件使用浮體晶體管的浮體效應，以在晶體管本身中存儲數(shù)據(jù)。更具體地，通過改變存儲在晶體管(也稱作浮體晶體管)的電絕緣體中的電荷的量，可改變同一晶體管的閾值電壓。無論在體中是否存在電荷，施加固定的柵極電壓，流過晶體管的電流都發(fā)生改變。由于閾值電壓是存儲在體中的電荷的函數(shù)，因此通過改變器件的浮體中電荷的量，存儲的值可通過讀取同一器件的輸出電流來得到。
[0004]基于浮體的存儲器,例如，從非專利文獻“ANovel Low-Voltage Biasing Schemefor Double Gate FBC ；Z.Lu et al ；Electron Devices Meeting(IEDM),2010 IEEEInternat1nal，，已知。
[0005]傳統(tǒng)的方法具有如下缺陷，存儲在浮體晶體管中的電荷通常必須通過復雜的產生方法來形成，例如柵極導致漏極泄露(Gidl)、通過晶閘管、通過熱載流子的方法或碰撞電離的方法。這些復雜的產生方法通常需要復雜的架構，且對于電荷的產生不是特別有效。而且這些產生方法可能由于界面態(tài)的產生而使晶體管劣化。
[0006]因此，本發(fā)明的一個目的是提供一種基于浮體的具有簡單架構的存儲單元。本發(fā)明進一步的目的是提供一種存儲單元，其具有確?？煽啃栽O計、和/或小的硅面積、和/或可使用低壓電源操作的設計。
[0007]特別地，本發(fā)明的實施方式可涉及一種浮體存儲單元，該浮體存儲單元包括:第一MOS晶體管和第二MOS晶體管，其中至少第二MOS晶體管具有浮體；其特征在于，第一MOS晶體管和第二 MOS晶體管被構造成，電荷能夠通過第一 MOS晶體管向/從第二 MOS晶體管的浮體移動。
[0008]這提供了有利的優(yōu)勢，即針對浮體存儲單元實現(xiàn)緊湊的結構和簡單的架構。而且，浮體存儲單元可使用低壓電源來操作，由此確?？煽啃?。
[0009]在進一步有利的實施方式中，第二 MOS晶體管的浮體可連接至第一 MOS晶體管的漏極或源極。
[0010]這提供了有利的優(yōu)勢，即架構進一步減少和簡化，且第二 MOS晶體管的浮體中電荷的控制更加有效。
[0011]在進一步有利的實施方式中，電荷可通過施加至第一 MOS晶體管和/或第二 MOS晶體管的漏極和/或源極和/或柵極的電壓的靜電引力，而向/從第二 MOS晶體管的浮體移動。
[0012]這提供了有利的優(yōu)勢，即不需要復雜的電荷產生方法，且電荷可快速和/或可靠地向/從第二 MOS晶體管的浮體移動。
[0013]在進一步有利的實施方式中，第二 MOS晶體管可在寫操作期間設置成反轉模式。
[0014]針對為電子或空穴的存儲電荷，將第二 MOS晶體管設置反轉模式，提供了有利的優(yōu)勢，其增加了第二 MOS晶體管的浮體中的電荷數(shù)目。
[0015]在進一步有利的實施方式中，至少第二 MOS晶體管可以為至少具有第一柵極和第二柵極的多柵晶體管；且第二柵極可用于朝著第二 MOS晶體管的浮體的底部吸引電荷。
[0016]這提供了有利的優(yōu)勢，即增加了第二 MOS晶體管的浮體中的電荷數(shù)目。而且，這通過使電荷朝著把浮體與第二柵極隔離的絕緣層移動，提高了可靠性。
[0017]在進一步有利的實施方式中，第一 MOS晶體管或第二 MOS晶體管中的一個可為pMOS，而第一 MOS晶體管或第二 MOS晶體管中的另一個可為nMOS。
[0018]這提供了有利的優(yōu)勢，即浮體存儲單元可使用標準CMOS技術來實現(xiàn)。
[0019]在進一步有利的實施方式中，在浮體存儲單元的寫期間，寫電流可流過第一 MOS晶體管和第二 MOS晶體管，而在浮體存儲單元的讀期間，讀電流可僅流過第二 MOS晶體管。
[0020]這提供了有利的優(yōu)勢，即讀電流并非必須流過第一 MOS晶體管，由此降低讀的時間并增加讀電流值的精度，并且簡化浮體存儲單元的控制操作。此外，由于讀和寫操作分離，因此當I或O的寫主要由第一 MOS晶體管執(zhí)行，而讀僅由第二 MOS晶體管執(zhí)行時，可獲得較高的可靠性。
[0021 ] 此外，本發(fā)明的實施方式可涉及一種集成電路，該集成電路包括多個根據(jù)前述權利要求中的任一項的浮體存儲單元。
[0022]這提供了有利的優(yōu)勢，可實現(xiàn)具有用于存儲器的小面積的集成電路。
[0023]下文中將使用有利的實施方式并參照附圖，通過示例的方式來更詳細地描述本發(fā)明。所描述的實施方式僅僅是可能的構造，然而，如上所述，其中各個特征可相互獨立地實現(xiàn)或可省略。附圖中示出的相同的元件使用相同的附圖標記。涉及在不同附圖中示出的相同兀件的描述的一部分可省略。在附圖中:
[0024]圖1示意性地例示了根據(jù)本發(fā)明的實施方式的浮體存儲單元1000。
[0025]圖2-6示意性地例示了根據(jù)本發(fā)明的實施方式，用于實現(xiàn)圖1的浮體存儲單元的制造步驟中的一些。
[0026]圖7-10示意性地例示了圖1的浮體存儲單元的操作；并且
[0027]圖11和12示意性地例示了根據(jù)本發(fā)明的進一步實施方式的浮體存儲單元2000。
[0028]現(xiàn)在將參照圖1對根據(jù)本發(fā)明的實施方式的浮體存儲單元進行描述。
[0029]從圖1可看出，浮體存儲單元1000包括pMOS晶體管1100和nMOS晶體管1200。PMOS晶體管包括源極1101、柵極1102和漏極1103。類似地，nMOS晶體管包括源極1201、柵極1202和漏極1203。pMOS晶體管1100的柵極1102和nMOS晶體管1200的柵極1202均與各自晶體管的體，即PMOS晶體管1100的體1104和nMOS晶體管1200的體1204重疊。
[0030]兩個晶體管1100和1200可通過絕緣體上硅技術、或通過FinFET技術、或通過能實現(xiàn)具有浮體的晶體管的其它技術來實現(xiàn)。
[0031]更具體地，使用nMOS晶體管1200的體1204以便存儲電荷，并充當浮體存儲器件。同時，使用PMOS晶體管1100以便向/從nMOS晶體管1200的體1204注入和/或移除正和/或負電荷。特別地，從圖1可看出，pMOS晶體管1100的漏極1203連接至nMOS晶體管1200的體1204。通過這一方式，通過操作pMOS晶體管1100，電荷可向并且從nMOS晶體管1200的體1204移動。因此，體1204中電荷的量可通過晶體管1100來控制。
[0032]在以下內容中，根據(jù)本發(fā)明的實施方式，將參照圖2至6描述圖1的浮體存儲單元1000的示意性制造方法。
[0033]圖2示意性地例示了浮體存儲單元1000的有源區(qū)2300。特別地，該層表示半導體材料的層，其實現(xiàn)晶體管的體、源極和漏極。半導體材料可例如為硅、SiGe等。在絕緣體上硅(SOI)技術的情形下，該層2300表示被包括在晶體管的頂柵和底柵之間的硅層，也稱作頂部氧化硅層和掩埋氧化硅層。特別地，有源區(qū)2300包括其中實現(xiàn)pMOS晶體管1100的PMOS區(qū)域2301和其中實現(xiàn)nMOS晶體管1200的nMOS區(qū)域2302。在優(yōu)選實施方式中，有源區(qū)可通過例如具有低于lel7cnT3的摻雜濃度的雜質進行摻雜。
[0034]雖然有源區(qū)2300例示為具有特定形狀，但是允許浮體存儲單元的結構的任意形狀均可采用，在該結構中通過保持晶體管的方式來獲得在這些晶體管中的一個的體中對電荷的控制。
[0035]圖3示意性地例示了包括P+和η+摻雜區(qū)域的實現(xiàn)的后續(xù)制造步驟。
[0036]特別地，在pMOS區(qū)域2301中，實現(xiàn)ρ+摻雜區(qū)域3401和3402。類似地，在nMOS區(qū)域2302中，實現(xiàn)η+摻雜區(qū)域3501和3502。具體地，ρ+摻雜區(qū)域3401充當pMOS晶體管1100的源極1101，而ρ+摻雜區(qū)域3402充當pMOS晶體管1100的漏極1103。類似地，η+摻雜區(qū)域3501充當nMOS晶體管1200的源極1201，而η+摻雜區(qū)域3502充當nMOS晶體管1200的漏極1203。
[0037]同時，對于每一個晶體管1100和1200，位于充當漏極和源極的各個摻雜區(qū)域之間的有源區(qū)2300的區(qū)域充當各個晶體管的體。因此，有源區(qū)2300的區(qū)域3601充當pMOS晶體管1100的體1104。同時，有源區(qū)2300的區(qū)域3602充當nMOS晶體管1200的體1204。
[0038]應指出，不同區(qū)域的尺寸僅僅是示意性地表示。特別地，有利的是，pMOS晶體管1100的尺寸小于nMOS晶體管1200的尺寸，或者更具體地，pMOS晶體管1100的尺寸小于nMOS晶體管的體1204的尺寸，這是因為這能控制pMOS晶體管以占用小的面積，并控制存儲nMOS晶體管以容納足夠量的電荷。然而，本發(fā)明不限于此，而是兩個晶體管的相對尺寸可為任意值。
[0039]類似地，區(qū)域3401、3501和3502的尺寸被例示為相互不同。然而,本發(fā)明不限于此。例如,P+摻雜區(qū)域3401的尺寸可對應于η+摻雜區(qū)域3501的尺寸和/或η+摻雜區(qū)域3502的尺寸。特別地，那些區(qū)域中的每一個僅需要大到能實現(xiàn)連接所必需的尺寸。除此之夕卜，任意其它有利的形狀，例如圖3中例示的形狀，也可實施。
[0040]圖4示意性地例示了用于浮體存儲單元1000的進一步制造步驟。特別地，圖4例示了接觸部4701、4702和4703的實現(xiàn)。具體地，接觸部4701提供對ρ+摻雜區(qū)域3401的訪問，接觸部4702提供對η+摻雜區(qū)域3501的訪問，而接觸部4703提供對η+摻雜區(qū)域3502的訪問。同時，P+摻雜區(qū)域3402不需要接觸部，因為該區(qū)域用于使nMOS晶體管1200的體1204接觸pMOS晶體管1100。因此，可避免與電路剩余部分的連接。特別地，這可以是有利地，因為其可使P+摻雜區(qū)域3402的尺寸小于例如ρ+摻雜區(qū)域3401的尺寸。
[0041 ] 以相同的方式進行例示接觸部4701-4703。然而，這并不暗示它們用于連接到相同的金屬化層。特別地，接觸部4701-4703中的每一個可將各個摻雜區(qū)域連接至浮體存儲單兀1100的任意金屬化層。
[0042]圖5示意性地例示了浮體存儲單元1000的進一步制造步驟。特別地，在圖5中實現(xiàn)豎直連接部5901和5902。連接部5901充當pMOS晶體管1100的柵極端子。類似地，連接部5902充當nMOS晶體管1200的柵極端子。這些連接部的每一個可位于浮體存儲單元1000的任意金屬化層上。為易于描述，將它們視為位于相同的金屬化層上。然而，本發(fā)明不限于此。
[0043]可看出，連接部5901還與η+摻雜區(qū)域3501重疊。在該構造中，可選擇η+摻雜區(qū)域3501的摻雜，使得連接部5901的操作不影響nMOS晶體管1200的操作。另選地，連接部5901可成形為不與η+摻雜區(qū)域3501重疊，和/或η+摻雜區(qū)域3501的形狀可制造成小于例如區(qū)域3402的形狀，使得不與連接部5901重疊。使用基本成形為區(qū)域3401、3402和3601的組合的η+摻雜區(qū)域3501的優(yōu)勢在于，不增加浮體存儲單元1000的間距(pitch)，因為該間距由區(qū)域3401、3402和3601的組合長度所決定，而同時，該間距保持在最小值，因為可最小化不具有接觸部的區(qū)域3402，且接觸部4702可布置于連接部5901的左側，位于由接觸部4701先前需要的空間中。
[0044]在邏輯方面，連接部5901可用作字線寫連接(word line write connect1n),以便將浮體存儲單元1000設置成充電模式，而連接部5902可用作字線讀連接，以便將浮體存儲單元1000設置成讀模式。
[0045]可看出，由于這些連接部的相應布置，連接部5901-5902可通過大致平行的方式實現(xiàn)，且由此實現(xiàn)在相同的金屬化層上。此外，這通過簡單地延長連接部5901-5902，來提供實現(xiàn)若干浮體存儲單元1000彼此相鄰的可能性。
[0046]圖6示意性地例示了浮體存儲單元1000的進一步制造步驟。具體地，在圖6中實現(xiàn)三個水平連接部6801-6803。這些連接部中的每一個可位于浮體存儲單元1000的任意金屬化層上。為易于描述，將它們視為位于相同的金屬化層上。然而，本發(fā)明不限于此。
[0047]特別地，連接部6801用于提供至接觸部4701的連接，且由此提供至pMOS晶體管1100的源極1101的連接。類似地，連接部6802用于提供至接觸部4702的連接，且由此提供至nMOS晶體管1200的源極1201的連接。最后，連接部6803用于提供至接觸部4703的連接，且由此提供至nMOS晶體管1200的漏極1203的連接?？煽闯觯捎谌齻€接觸部和三個相應連接部的相應構造，三個連接部6801-6803可通過大體平行的方式實現(xiàn)，且由此位于相同的金屬化層上。此外，這通過簡單地延長連接部6801-6803，來提供實現(xiàn)若干浮體存儲單元1000彼此相鄰的可能性。
[0048]在邏輯方面，連接部6801可用作比特線寫連接，以將所寫的值設置至浮體存儲單元1000中。連接部6802可用作浮體存儲單元1000的源極線，在寫模式期間提供電流路徑。最后，連接部6803可用作比特線讀連接，用于讀取存儲至浮體存儲單元1000中的值。
[0049]雖然包括實現(xiàn)摻雜區(qū)域的圖3的步驟，此前被描述為在實現(xiàn)參照圖5描述的晶體管的柵極之前執(zhí)行，但本發(fā)明不限于此，而是該步驟可在實現(xiàn)柵極之后執(zhí)行。甚至更一般地，可改變上述任意一個步驟的順序，以適應不同的制造工藝。
[0050]圖7示意性地例示了實現(xiàn)浮體存儲單元1000的豎直層7003-7006。特別地，圖7為沿著圖6的點劃線A-A’截取的剖視圖。浮體存儲單元1000包括第一半導體層7003、第一絕緣層7006、第二半導體層7005和第二絕緣層7004。由圖7可看出，第一半導體層7003布置在第一絕緣層和第二絕緣層之間，而第二半導體層7005布置在第二絕緣層7004下方。
[0051]由于該方法，可使用第一半導體層7003，以實現(xiàn)圖2的有源區(qū)2300。此外，第二半導體層7005可用作晶體管1100和1200的背柵，如將在下面說明的。
[0052]雖然該實施方式具體地涉及SOI架構，但本發(fā)明也可使用FinFET或至少能使晶體管1200的體浮置的任意其它技術來實現(xiàn)。
[0053]現(xiàn)在將參照圖7至10描述浮體存儲單元1000的操作。參照圖6的切線A_A’和B-B’，圖7、圖8沿著線A-A’截取獲得，而圖9、圖10沿著線B-B’截取獲得。
[0054]圖7示意性地例示了在I的寫邏輯值期間，浮體存儲單元1000的操作。特別地，通過施加負電壓至PMOS晶體管1100的柵極1102 (即連接部6901)，來導通pMOS晶體管1100。同時，通過施加負電壓至接觸部4701 ,WnMOS晶體管1200的體1202抽開來自nMOS晶體管1200的體1204的正電荷，如箭頭7001所示。通過該方式，體1204不包含電荷，從而存儲I的值。
[0055]此外，nMOS晶體管1200的柵極1202(即連接部6902)也可設置為負值，以使晶體管1200進入pMOS晶體管的反轉模式。而且，連接部4703可設置為接地值，或高于接觸部4701處的電壓的任意絕對值。
[0056]文中，術語負和正的含義為“足夠負”和“足夠正”以獲得上述效果。例如，接觸部4701可設置為-0.5V至-3V范圍內的電壓，優(yōu)選為-1V。而且，連接部6901可設置為-1V至-4V范圍內的電壓，優(yōu)選為-1V。而且，連接部6902可設置為OV至-3V范圍內的電壓，優(yōu)選為-1V。而且，接觸部4703可設置為OV至-3V范圍內的電壓，優(yōu)選為0V。在施加負電壓這一情形下，節(jié)點4703被反向偏置，從而正電荷將流至4703。
[0057]連接部4701和/或6901和/或6902和/或4703使用相同的電壓電平設置的優(yōu)勢在于，可簡化驅動電路和各個I/o電路。
[0058]圖8示意性地例示了在O的寫邏輯值期間，浮體存儲單元1000的操作。特別地，該圖沿著與圖7相同的線A-A’截取得到。然而，施加至多個連接部的各個電壓中的一些是不同的。
[0059]特別地，連接部4701可設置為接地電壓。通過這一方式，正電荷通過pMOS晶體管1100流至nMOS晶體管1200的體1204，如箭頭8001所示。在該情形下，連接部6901和6902可設置為負電壓。
[0060]此外，可通過例如將nMOS晶體管1200的柵極電壓設置為比pMOS晶體管1100的柵極電壓更負的電壓，來改善電荷移動。這可通過將連接部6902設置為比連接部6901的負電壓低的電壓來實現(xiàn)。另選地，或附加地，這也可通過將連接部4703的值設置為比連接部4701的電壓值低的值來實現(xiàn)。
[0061]通過這一方式，O的值被記錄在nMOS晶體管1200的體1204中；即晶體管1200的浮體將被充電。
[0062]圖9示意性地例示了在參照圖7描述的操作之后，當浮體存儲單元1000存儲O的值時，浮體存儲單元1000的讀操作。特別地，圖9沿著圖6的線B-B’截取得到。
[0063]當nMOS晶體管1200的柵極1202的柵電壓設置為正電壓時，nMOS導電，即導通，且電流可通過其流動。通過將接觸部4703的電壓設置為比接觸部4702的電壓高的電平，電流流過nMOS晶體管1200，如箭頭9001所示。
[0064]電流的值取決于nMOS晶體管1200的閾值電壓，其繼而取決于存儲在體1204中的電荷。因此，存儲在體1204中的正電荷9002將增加源極/體的勢壘，且由此導致閾值電壓升高而電流9001降低。反之，如圖10所示，由于不存在負電荷，電流10001將比電流9001高。通過這一方式，可讀出存儲在浮體存儲單元1000中的值。
[0065]此外，通過層7005實現(xiàn)的nMOS晶體管1200的背柵也可電連接。特別地，取決于掩埋氧化物7004的厚度，在讀和/或寫操作期間，可將負電壓設置在-2V至-6V的范圍內，特別地-2V，以增加nMOS晶體管1200的體1204中的正電荷的量。此外，這提供進一步的優(yōu)勢，即正電荷朝著體1204的底部被吸引，其增加了體1204中電荷的總量。而且，負的背柵電壓形成空穴的電勢中的最小值，從而正電荷可容納在如此形成的谷中。
[0066]還另選地或附加地，也可通過施加零電壓至背柵的和施加負電壓至連接部6091以便寫I的邏輯值，來對nMOS晶體管1200的體1204進行放電。
[0067]圖11例示了根據(jù)本發(fā)明的進一步實施方式的浮體存儲單元2000。特別地，由于nMOS晶體管1200B的源極1201B的不同定位，其與圖1的浮體存儲單元1000不同。更具體地，源極1201B布置在豎直連接部5901和5902之間。
[0068]特別地參照其中實現(xiàn)nMOS晶體管1200B的nMOS區(qū)域2302B，這暗示浮體存儲單元2000的有源區(qū)2300B成形為與浮體存儲單元1000的有源區(qū)2300不同。η+摻雜區(qū)域3501和接觸部4702的相應布置隨著有源區(qū)2300Β的改變而改變。
[0069]這提供有利的優(yōu)勢，即豎直連接部5901不與η+摻雜區(qū)域3501重疊，其拓寬了 η+摻雜區(qū)域3501的摻雜需求，因為其特性很少受連接部5901的影響。因此，工藝流程可更簡化。
[0070]使用多個這樣的單元可布置在線和/或矩陣排布中的形狀，來實現(xiàn)浮體存儲單元100。例如，兩個浮體存儲單元可布置在水平線上，使得區(qū)域3502在區(qū)域3501和pMOS晶體管1100之間交織。通過這一方式，兩個單元的水平間距被最小化。另選地或附加地，兩個單元可豎直地上下布置。仍然另選地或附加地，可組合水平和豎直的結合，來實現(xiàn)矩陣布置。
[0071]雖然在之前的實施方式中，pMOS和nMOS晶體管已經被描述為具有特定的源極和漏極取向，但本發(fā)明不限于此。另選地或附加地，pMOS晶體管1100和nMOS晶體管1200中的任意一個的源極/漏極可不同地取向。例如，區(qū)域3401可充當pMOS晶體管1100的漏極1103，而區(qū)域3402可充當pMOS晶體管1100的源極1101。
[0072]而且，雖然在之前的實施方式中，使用nMOS晶體管以存儲電荷，但這僅是示例，并且可通過將晶體管1100實施為nMOS而將晶體管1200實施為pMOS晶體管，來實現(xiàn)本發(fā)明。
[0073]而且，雖然在之前的實施方式中，移動的電荷被描述為正電荷，但本發(fā)明不限于此，并且本領域技術人員應清楚如何可通過移動負電荷或同時移動負電荷和正電荷來獲得類似的效果。
【權利要求】
1.一種浮體存儲單元(1000)，該浮體存儲單元(1000)包括: 第一 MOS晶體管(1100)和第二MOS晶體管(1200)，其中至少所述第二MOS晶體管具有浮體(1204)； 其特征在于 所述第一 MOS晶體管和所述第二 MOS晶體管被構造成使得電荷能夠通過所述第一 MOS晶體管向/從所述第二 MOS晶體管的浮體移動。
2.根據(jù)權利要求1所述的浮體存儲單元，其中 所述第二 MOS晶體管的浮體連接至所述第一 MOS晶體管的漏極或源極。
3.根據(jù)權利要求1或2所述的浮體存儲單元，其中 電荷通過對施加至所述第一 MOS晶體管和/或所述第二 MOS晶體管的漏極和/或源極和/或柵極的電壓的靜電引力，而向/從所述第二 MOS晶體管的浮體移動。
4.根據(jù)前述權利要求中的任一項所述的浮體存儲單元，其中 所述第二 MOS晶體管在寫操作期間設置成反轉模式。
5.根據(jù)前述權利要求中的任一項所述的浮體存儲單元，其中 至少所述第二 MOS晶體管為至少具有第一柵極和第二柵極的多柵晶體管；并且 所述第二柵極用于朝著所述第二 MOS晶體管的浮體的底部吸引電荷。
6.根據(jù)前述權利要求中的任一項所述的浮體存儲單元，其中 所述第一 MOS晶體管或所述第二 MOS晶體管中的一個為pMOS,而所述第一 MOS晶體管或所述第二 MOS晶體管中的另一個為nMOS。
7.根據(jù)前述權利要求中的任一項所述的浮體存儲單元，其中 在所述浮體存儲單元的寫期間，寫電流流過所述第一 MOS晶體管和所述第二 MOS晶體管，而在所述浮體存儲單元的讀期間，讀電流僅流過所述第二 MOS晶體管。
8.一種集成電路，該集成電路包括多個根據(jù)前述權利要求中的任一項所述的浮體存儲單元。
【文檔編號】H01L29/78GK104321872SQ201380024974
【公開日】2015年1月28日 申請日期:2013年5月8日 優(yōu)先權日:2012年5月9日
【發(fā)明者】F·霍夫曼, 理查德·費朗, 卡洛斯·馬祖拉 申請人:索泰克公司