嵌入在mos器件中的鍺阻擋件的制作方法
【專利摘要】本發(fā)明提供了一種集成電路結(jié)構(gòu)，包括位于半導體襯底上方的柵疊件以及延伸至半導體襯底內(nèi)的開口，其中，開口鄰近柵疊件。第一硅鍺區(qū)位于開口中，其中，第一硅鍺區(qū)具有第一鍺百分比。第二硅鍺區(qū)位于第一硅鍺區(qū)的上方，其中，第二硅鍺區(qū)的第二鍺百分比大于第一鍺百分比。第三硅鍺區(qū)位于第二硅鍺區(qū)的上方，其中，第三硅鍺區(qū)的第三鍺百分比小于第二鍺百分比。本發(fā)明還提供了一種形成集成電路結(jié)構(gòu)的方法。
【專利說明】嵌入在MOS器件中的鍺阻擋件

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明總體涉及半導體，更具體地，涉及金屬氧化物半導體（M0S)。

【背景技術(shù)】
[0002] 金屬氧化物半導體（M0S)器件是集成電路的重要部件。M0S器件的性能影響著其 中設置有M0S器件的整個集成電路的性能。因此，已研究了用于提高M0S器件的性能的方 法。


【發(fā)明內(nèi)容】

[0003] 根據(jù)本發(fā)明的一方面，提供了一種集成電路結(jié)構(gòu)，包括：半導體襯底；柵疊件，位 于半導體襯底的上方；開口，延伸至半導體襯底內(nèi)，其中，開口鄰近柵疊件；第一硅鍺區(qū)，位 于開口中，其中，第一硅鍺區(qū)具有第一鍺百分比；第二硅鍺區(qū)，位于第一硅鍺區(qū)的上方，其 中，第二硅鍺區(qū)的第二鍺百分比大于第一鍺百分比；以及第三硅鍺區(qū)，位于第二硅鍺區(qū)的上 方，其中，第三硅鍺區(qū)的第三鍺百分比小于第二鍺百分比。
[0004] 優(yōu)選地，該集成電路結(jié)構(gòu)還包括：基本不含鍺的硅蓋，位于第三硅鍺區(qū)的上方。
[0005] 優(yōu)選地，該集成電路結(jié)構(gòu)還包括：金屬硅化物區(qū)，位于硅蓋的上方并且與硅蓋接 觸。
[0006] 優(yōu)選地，第二鍺百分比與第一鍺百分比之間的差大于約10%。
[0007] 優(yōu)選地，第二鍺百分比與第三鍺百分比之間的差大于約10%。
[0008] 優(yōu)選地，第一硅鍺區(qū)和第三硅鍺區(qū)中的至少一個具有持續(xù)增加的鍺百分比，并且 第一硅鍺區(qū)和第三硅鍺區(qū)中的至少一個的上部的鍺百分比大于相應的下部中的鍺百分比。
[0009] 優(yōu)選地，該集成電路結(jié)構(gòu)還包括：金屬氧化物半導體（M0S)器件，其中，第二硅鍺 區(qū)和硅鍺區(qū)形成M0S器件的源/漏極區(qū)。
[0010] 根據(jù)本發(fā)明的另一方面，提供了一種集成電路結(jié)構(gòu)，包括：
[0011] 半導體襯底；
[0012] 柵疊件，位于半導體襯底的上方，其中，柵疊件包含在金屬氧化物半導體（M0S)器 件中；
[0013] M0S器件的源/漏極區(qū)，延伸至半導體襯底內(nèi)，其中，源/漏極區(qū)包括：第一硅鍺 層，其中，第一硅鍺層具有第一鍺百分比；第二硅鍺層，位于第一硅鍺層的上方，其中，第二 硅鍺層的第二鍺百分比比第一鍺百分比大約10% ;以及第三硅鍺層，位于第二硅鍺層的上 方，其中，第三硅鍺層的第三鍺百分比比第二鍺百分比小約10% ;以及金屬硅化物區(qū)，位于 第三硅鍺層的上方并且電連接至第三硅鍺層。
[0014] 優(yōu)選地，第一硅鍺層和第二硅鍺層低于襯底和柵疊件之間的界面。
[0015] 優(yōu)選地，第二鍺百分比大于第一鍺百分比，并且第二鍺百分與第一鍺百分比之間 的差介于約10%至約50%的范圍內(nèi)。
[0016] 優(yōu)選地，鍺百分比在第一硅鍺層和第二硅鍺層之間的界面處發(fā)生急劇變化。
[0017] 優(yōu)選地，鍺百分比在第二硅鍺層和第三硅鍺層之間的界面處發(fā)生急劇變化。
[0018] 優(yōu)選地，第一娃鍺層的厚度介于約lnm至約10nm的范圍內(nèi)。
[0019] 優(yōu)選地，第二娃鍺層的厚度介于約lnm至約10nm的范圍內(nèi)。
[0020] 根據(jù)本發(fā)明的又一方面，提供了一種方法，包括：在半導體襯底的上方形成柵疊 件；形成延伸至半導體襯底內(nèi)的開口，其中，開口位于柵疊件的一側(cè)；實施第一外延以在開 口中生長第一娃鍺層，其中，第一娃鍺層具有第一鍺百分比；實施第二外延以在第一娃鍺層 的上方生長第二硅鍺層，其中，第二硅鍺層的第二鍺百分比大于第一鍺百分比；以及實施第 三外延以在第二硅鍺層的上方生長第三硅鍺層，其中，第三硅鍺層的第三鍺百分比小于第 二鍺百分比。
[0021] 優(yōu)選地，該方法還包括：在從第一外延轉(zhuǎn)換至第二外延的時間點處，增大含鍺前體 的流速與含硅前體的流速之間的流速比率；以及在從第二外延轉(zhuǎn)換至第三外延的時間點 處，降低流速比率。
[0022] 優(yōu)選地，該方法還包括：形成位于第三硅鍺層的上方并且與第三硅鍺層接觸的硅 蓋，其中，硅蓋基本不含鍺。
[0023] 優(yōu)選地，該方法還包括：形成硅蓋之后，在柵疊件和硅蓋的上方形成層間電介質(zhì) (ILD);在ILD中形成接觸開口，其中，硅蓋暴露于接觸開口；形成接觸開口之后，對硅蓋實 施硅化；以及用導電材料填充接觸開口。
[0024] 優(yōu)選地，該方法還包括：在形成硅蓋之后，實施硅化以硅化硅蓋。
[0025] 優(yōu)選地，在第一外延期間，不原位摻雜p型雜質(zhì)，而在第二外延期間，原位摻雜p型 雜質(zhì)。

【專利附圖】

【附圖說明】
[0026] 為了更全面地理解實施例及其優(yōu)勢，現(xiàn)參考結(jié)合附圖進行的以下描述，其中：
[0027] 圖1至圖11是根據(jù)一些示例性實施例的金屬氧化物半導體（M0S)器件在制造的 中間階段的截面圖；以及
[0028] 圖12示意性地示出了根據(jù)一些實施例的在M0S器件的外延區(qū)中的鍺百分比的示 例性分布圖。

【具體實施方式】
[0029] 下面詳細討論本發(fā)明各實施例的制造和使用。然而，應該理解，實施例提供了許多 可以在各種具體環(huán)境中實現(xiàn)的可應用的概念。所討論的具體實施例僅僅是說明性的，而不 用于限制本發(fā)明的范圍。
[0030] 在過去的幾十年里，降低半導體器件（如，金屬氧化物半導體（M0S)器件）的尺寸 和固有特征已使集成電路的速度、性能、密度和每單元功能成本得到不斷的提高。根據(jù)M0S 器件的設計及其固有特性中的一個特性，調(diào)節(jié)M0S器件的位于柵極下面的源極和漏極之間 的溝道區(qū)的長度改變了與溝道區(qū)相關(guān)的電阻，從而影響M0S器件的性能。更具體地，縮短溝 道區(qū)的長度降低了 M0S器件的源極至漏極電阻，假設其他參數(shù)保持相對不變，當將足夠的 電壓施加給M0S器件的柵極時，這可增強源極和漏極之間的電流。
[0031] 為了進一步增強M0S器件的性能，可將應力引入M0S器件的溝道區(qū)內(nèi)以提高載流 子遷移率。通常，需要在n型MOS("NMOS"）器件的溝道區(qū)中沿著源極至漏極方向引入拉伸 應力，而需要在P型MOS( "PMOS"）器件的溝道區(qū)中沿著源極至漏極方向引入壓縮應力。
[0032] -種將壓縮應力施加給PM0S器件的溝道區(qū)的有效方法是在源極和漏極區(qū)中生長 SiGe應力源。這種方法通常包括以下步驟：在半導體襯底上形成柵疊件；在柵疊件的側(cè)壁 上形成間隔件；在硅襯底內(nèi)沿著柵極間隔件形成凹槽；以及在凹槽中外延生長SiGe應力 源。外延SiGe應力源將壓縮應力施加給溝道區(qū)，而溝道區(qū)位于源極SiGe應力源與漏極SiGe 應力源之間。
[0033] 根據(jù)各個示例性實施例提供了一種形成具有應力源的金屬氧化物半導體（M0S) 器件的工藝。示出了形成M0S器件的中間階段。討論了實施例的變化。貫穿各個視圖和示 例性實施例，相似的參考標號用于指代相似的元件。
[0034] 圖1示出了襯底20,其為晶圓10的一部分。襯底20可以是塊狀半導體襯底（諸 如,娃襯底），或可具有復合結(jié)構(gòu)（諸如，絕緣體上娃（SOI)結(jié)構(gòu)）?？蛇x地，包括III族、IV 族和/或V族元素的其他半導體材料也可包含在襯底20中，這樣的半導體材料可包括硅 鍺、碳化硅和/或III族至V族化合物半導體材料。
[0035] 柵疊件22形成在襯底20的上方，并且包括柵介質(zhì)24和柵電極26。柵極電介質(zhì) 24可包括氧化硅和/或具有高k值（例如，大于約7)的高k材料。柵電極26可包括常用 的導電材料，諸如，摻雜多晶硅、金屬、金屬硅化物、金屬氮化物和它們的組合。柵疊件22還 可包括硬掩模28,例如，硬掩模28可包括氮化硅，但是也可使用其他材料，諸如，碳化硅和 氮氧化硅等。在形成替代柵極的實施例中，可或可不形成硬掩模28。
[0036] 如圖2所示，例如，通過將p型雜質(zhì)（諸如，硼和/或銦）注入襯底20內(nèi)來形成輕 摻雜的漏極/源極（LDD)區(qū)30。柵疊件22和硬掩模28用作注入掩模，從而使得LDD區(qū)30 的內(nèi)邊緣分別與柵疊件22的邊緣基本對準?？墒褂媒橛诩sIkeV至約10keV范圍內(nèi)的能量 和介于約1 X 1013/cm2至約1 X 1016/cm2范圍內(nèi)的劑量進行LDD注入。然而，應該理解，通篇 描述中所引用的值僅為實例，并且可改變?yōu)椴煌闹怠DD注入可以是傾斜或垂直的，并且 傾斜角介于約〇度至約30度的范圍內(nèi)。此外，例如，可以通過將諸如砷或磷等的n型雜質(zhì) 注入襯底20內(nèi)來形成口袋（pocket)區(qū)32?？诖⑷肟梢允莾A斜的，并且傾斜角大于LDD 注入的傾斜角。在一些實施例中，口袋注入的傾斜角介于約15度至約45度的范圍內(nèi)。為 了清楚，在后續(xù)附圖中沒有示出口袋區(qū)32。
[0037] 參考圖3,在柵介質(zhì)24和柵電極26的側(cè)壁上形成柵極間隔件34。在一些實施例 中，每個柵極間隔件34均包括氧化硅層（未示出）和氧化硅層上方的氮化硅層，其中，氧 化硅層可具有介于約15A至約50A范圍內(nèi)的厚度，而氮化硅層的厚度可介于約50A至約 200A的范圍內(nèi)。在可選的實施例中，柵極間隔件34包括一個或多個層，每個層均包括氧 化硅、氮化硅、氮氧化硅和/或其他介電材料。有效的形成方法包括等離子體增強化學汽相 沉積（PECVD)、低壓化學汽相沉積（LPCVD)、次大氣壓化學汽相沉積（SACVD)和其他沉積方 法。
[0038] 還如圖3所示，根據(jù)一些實施例，可進行各向同性蝕刻以在襯底20內(nèi)形成開口 36。 各向同性蝕刻可以是干蝕刻，其中，蝕刻氣體可選自CF4、C12、NF 3、SF6和它們的組合。例如， 開口 36的深度D1可介于約15()A和約500人的范圍內(nèi)。在可選的實施例中，跳過圖3中的 各向同性蝕刻步驟，而是實施圖4中的步驟以形成如圖4所示的開口 36。
[0039] 接著，如圖4所示，實施濕蝕刻以擴展開口 36。例如，可使用四甲基氫氧化銨 (TMAH)或氫氧化鉀（K0H)溶液等實施濕蝕亥lj。在一些示例性實施例中，TMAH溶液的濃度介 于約1 %至約30%的范圍內(nèi)。濕蝕刻之后，在開口 36中形成小晶面（facet)，這些面可包括 襯底20的（111)晶面。在一些示例性實施例中，在濕蝕刻之后，例如，開口 36的深度D2可 以介于約300.A至約(soa人的范圍內(nèi)。
[0040] 例如，使用HF基氣體或SiCoNi基氣體可進行預清洗。預清洗可以去除由于開口 36中暴露的表面的自然氧化而形成的氧化硅。
[0041] 圖5示出了硅鍺（SiGe)層38的形成，硅鍺（SiGe)層38形成為薄層。在外延過 程中，通過選擇性外延生長（SEG)工藝在開口 36 (圖4)中外延生長SiGe，從而形成SiGe層 38。工藝氣體可包括比、隊、二氯硅烷（DCS)、SiH4、GeH 4等。在外延過程中晶圓10的溫度 可介于約600°C至約900°C的范圍內(nèi)。在一些實施例中，添加蝕刻氣體以促進在襯底20的 暴露表面上的選擇性生長，但是不在諸如柵極間隔件34和硬掩模28的介電質(zhì)上進行選擇 性生長。工藝氣體的壓力可以介于約10托和約200托的范圍內(nèi)。
[0042] 在一些實施例中，在外延SiGe層38期間，無p型雜質(zhì)被原位摻雜、或基本無p型雜 質(zhì)（例如，P型雜質(zhì)濃度低于約l〇 14/cm3)被摻雜。在可選實施例中，在外延生長期間，隨著 生長的進行而摻雜P型雜質(zhì)。例如，當要摻雜硼時，在工藝氣體中可以包括B 2H6?？蓪iGe 層38中的p型雜質(zhì)摻雜為低于約lE20/cm3的第一 p型雜質(zhì)濃度PCI。例如，SiGe層38可 具有介于約10%至約30%范圍內(nèi)的第一鍺原子百分比GP1，但是，也可使用不同的鍺百分 比。
[0043] SiGe層38形成為薄層。在一些實施例中，SiGe層38的厚度T1 (SiGe層38的底 部的厚度）小于約20nm。厚度T1也可介于約5nm至約30nm的范圍內(nèi)。此外，距離T2介 于約lnm至約20nm的范圍內(nèi)。距離T2是SiGe層38的側(cè)壁部分的左邊緣和右邊緣之間的 橫向距離，其中，在等于D2/2的深度處測量距離T2, D2/2為凹槽36的深度D2的一半。保 持T1值和T2值大于某些值（例如，約lnm)可有利地保持隨后形成的富鍺層40 (圖6)不 會太靠近襯底20。這樣進而減少了由富鍺層40和襯底20之間的晶格失配所導致的缺陷。 另一方面，保持值T1和T2足夠小，（例如，小于約20nm)可保持降低硼擴散的益處，下文將 給出后續(xù)的討論。
[0044] 參考圖6,通過外延工藝在SiGe層38的上方生長外延層40。在一些實施例中，夕卜 延層40是SiGe層，它的鍺原子百分比明顯高于SiGe層38中的鍺原子百分比。在通篇描 述中，外延層40被稱為富鍺SiGe層。當開始外延生長富鍺SiGe層40時，調(diào)整工藝條件， 并且明顯增加含鍺前體（諸如，GeH 4)的流速與含硅前體（諸如SiH4)的流速之間的流速 比率。因此，富鍺SiGe層40的第二鍺原子百分比GP2明顯大于SiGe層38中的鍺百分比 GP1。在一些示例性實施例中，鍺原子百分比GP2介于約30 %至約60%的范圍內(nèi)。鍺百分 比的差（GP2-GP1)可介于約10%和約50%之間。在一些實施例中，富鍺SiGe層40的厚度 T3可介于約lnm和約10nm之間。
[0045] 此外，在形成外延區(qū)40的外延生長期間，在進行外延的同時，可原位摻雜p型雜 質(zhì)。外延區(qū)40中的p型雜質(zhì)濃度大于SiGe層38中的p型雜質(zhì)濃度。在一些實施例中， PM40/PM38比率（即，外延區(qū)40中的p型雜質(zhì)濃度PM40與SiGe層38中的p型雜質(zhì)濃 度PM38的比率）大于約3。在一些實施例中，PM40/PM38比也可大于約2。
[0046] 參考圖7,通過外延工藝在外延區(qū)40的上方生長外延層42。在一些實施例中，夕卜 延層42是SiGe層，它的鍺原子百分比GP3明顯小于SiGe層40中的鍺原子百分比GP2。下 文中，外延層42被稱為SiGe層42。當SiGe層42的外延開始時，調(diào)整工藝條件，并且明顯 減小含鍺前體（諸如，GeH 4)的流速與含硅前體（諸如，SiH4)的流速之間的流速比率。因 此，SiGe層42中的鍺原子百分比GP3明顯小于外延區(qū)40中的鍺百分比GP2。在一些示例 性實施例中，鍺原子百分比GP3介于約20%至約50%的范圍內(nèi)。鍺百分比的差（GP2-GP3) 可介于約10%至約50%之間。當SiGe層42的頂面齊平于或高于柵介質(zhì)24和襯底20之 間的界面時，完成外延區(qū)42的形成。
[0047] 在形成外延區(qū)42的外延期間，在進行外延的同時，可原位摻雜p型雜質(zhì)。此外，夕卜 延區(qū)42中的p型雜質(zhì)濃度大于SiGe層38中的p型雜質(zhì)濃度。在一些實施例中，外延區(qū)42 中的P型雜質(zhì)濃度P頂42和SiGe層38中的p型雜質(zhì)濃度PM38具有大于約3的PM42/ PIM38比率。在一些實施例中，PM42/PM38比率也可大于約2。
[0048] 在一些實施例中，在SiGe層38和42的每個層中，沉積的鍺百分比基本均勻。在 可選實施例中，SiGe層38和/或SiGe層42具有逐漸且持續(xù)變化的鍺百分比。在各自的 外延期間，含鍺前體（諸如，GeH 4)的流速可逐漸且持續(xù)地變化。在這些實施例中，在鍺百分 比逐漸變化的層中，層的下部具有的鍺百分比小于上部的鍺百分比，在區(qū)38和42中形成的 鍺分布與圖12所示的鍺分布相似。
[0049] 圖12示意性地示出了 SiGe層38、40和42中的鍺百分比，其為從各自的區(qū)域至襯 底20的頂面之間的垂直距離的函數(shù)。在圖7中，垂直距離標示為D3。圖12中標示出了區(qū) 38、40和42以及各自的鍺濃度GP1、GP2和GP3。圖12示出了區(qū)38和42具有持續(xù)增加的 鍺百分比，并且由于鍺百分比從GP1急劇增加至GP2并且從GP2急劇降低至GP3,所以在區(qū) 40中產(chǎn)生鍺百分比的弓起（hump)。
[0050] 在形成SiGe區(qū)42之后，在SiGe區(qū)42的上方通過外延形成如圖8所示的覆蓋層 44。覆蓋層44的組成（包括其中含有的元素以及這些元素的百分比）可與SiGe區(qū)42的 組成不同。覆蓋層44可以是其中不含有鍺的純硅層，或可以是基本純硅層，具有例如小于 2%或1%的鍺。因此，在通篇描述中，可選地將覆蓋層44稱為硅蓋。覆蓋層44在進行外延 的同時可原位摻雜P型雜質(zhì)，或不原位摻雜。在SiGe層38、42和/或覆蓋層44的外延期 間，無P型雜質(zhì)或基本無P型雜質(zhì)摻雜的實施例中，可實施P型雜質(zhì)注入以形成各自的M0S 器件的源極區(qū)和漏極區(qū)。
[0051] 接著，參考圖9,去除硬掩模28 (如果有）（參考圖8)，并且根據(jù)一些實施例形成替 代柵極以代替柵介質(zhì)24和柵電極26。在可選的實施例中，柵介質(zhì)24和柵電極26不被替代 柵極代替。在形成替代柵極的實施例中，柵介質(zhì)24和柵電極26(圖8)用作被去除的偽柵 極。圖9示出了包括替代柵極的示例性結(jié)構(gòu)。形成工藝可包括：形成層間介電質(zhì)（ILD)46; 實施CMP以使ILD 46的頂面與柵電極26 (或硬掩模28,如果有）的頂面齊平；以及去除偽 柵極。然后，可形成柵極介電層和柵電極層以填充通過去除偽柵極所留下的開口，然后通 過CMP去除柵極介電層和柵電極層的多余部分。保留的替代柵極包括柵介質(zhì)24'和柵電極 26'。例如，柵介質(zhì)24'可包括具有（例如）大于約7.0的k值的高k介電材料，并且柵電 極26'可包括金屬或金屬合金。ILD 46可由介電材料（諸如，磷娃酸鹽玻璃（PSG)、硼娃酸 鹽玻璃（BSG)、硼磷硅酸鹽玻璃（BPSG)等）形成。接著，形成接觸開口 48,從而暴露下方的 覆蓋層44。
[0052] 圖10示出了源/漏極硅化物區(qū)52的形成。通過在器件（包括覆蓋層44的暴露 表面）的上方沉積硅化物金屬（諸如，鈦、鈷、鎳、鎢等）的薄層（未示出）可形成硅化物 區(qū)52。然后實施退火以使金屬與娃/鍺反應。在反應之后，在娃和金屬之間形成金屬娃化 物層。通過使用腐蝕金屬但不腐蝕硅化物的蝕刻劑來選擇性地去除未反應的金屬。由于硅 化，源/漏極硅化物區(qū)52延伸至覆蓋層44內(nèi)，并且可以延伸至SiGe層42內(nèi)?？蛇x地，覆 蓋層44的頂部被硅化，而覆蓋層44的底部不被硅化。在硅化之后，覆蓋層44的一些剩余 部分可能保持不被硅化，其中，覆蓋層44的剩余部分齊平于源/漏極硅化物區(qū)52并且位于 源/漏極硅化物區(qū)52的相對兩側(cè)上。
[0053] 圖11示出了源/漏極接觸插塞54的形成，其中，通過在開口 48內(nèi)填充諸如鎢、銅、 鋁、鈦、鈷、硅、鍺等的導電材料，并且實施CMP以使接觸插塞54的頂面齊平于ILD 46的頂 面，從而形成源/漏極接觸插塞54。因此，形成M0S晶體管60,其包括用作源極區(qū)和漏極區(qū) 的外延層38、40和42和覆蓋層44的可能的剩余部分。
[0054] 本發(fā)明的實施例具有一些優(yōu)勢特征。高鍺區(qū)具有很好地防止硼擴散的能力。因此， 通過形成鄰近襯底的富鍺SiGe層，通過富鍺SiGe層可阻止硼從M0S器件的源/漏極區(qū)至 襯底的擴散。因此，富鍺SiGe層和之上的SiGe區(qū)可具有高硼濃度而無需擔心太多的硼擴 散進入溝道內(nèi)。因為將具有低鍺百分比的SiGe薄層插入各富鍺SiGe層與襯底之間，所以， 將由富鍺SiGe層與襯底之間的晶格失配所導致的缺陷降到最少。
[0055] 根據(jù)一些實施例，一種集成電路結(jié)構(gòu)包括位于半導體襯底的上方的柵疊件和延伸 至半導體襯底中的開口，其中，開口鄰近柵疊件。第一硅鍺區(qū)位于開口中，其中，第一硅鍺區(qū) 具有第一鍺百分比。第二硅鍺區(qū)位于第一硅鍺區(qū)的上方，其中，第二硅鍺區(qū)的第二鍺百分比 大于第一鍺百分比。第三硅鍺區(qū)位于第二硅鍺區(qū)的上方，其中，第三硅鍺區(qū)的第三鍺百分比 小于第二鍺百分比。
[0056] 根據(jù)其他實施例，一種集成電路結(jié)構(gòu)包括半導體襯底、位于半導體襯底的上方的 柵疊件和延伸至半導體襯底內(nèi)的M0S器件的源/漏極區(qū)，其中，柵疊件包含在M0S器件中。 源/漏極區(qū)包括第一硅鍺層、位于第一硅鍺層的上方的第二硅鍺層以及位于第二硅鍺層的 上方的第三硅鍺層。第一硅鍺層具有第一鍺百分比。第二硅鍺層的第二鍺百分比第一鍺百 分比大約10%。第三硅鍺層的第三鍺百分比比第二鍺百分比小約10%。金屬硅化物區(qū)位 于第三硅鍺層的上方并且電連接至第三硅鍺層。
[0057] 根據(jù)又一些其他實施例，一種方法包括：在半導體襯底的上方形成柵疊件；以及 形成延伸至半導體襯底內(nèi)的開口，其中，開口位于柵疊件的一側(cè)。實施第一外延以在開口中 生長第一硅鍺層，其中，第一硅鍺層具有第一鍺百分比。實施第二外延以在第一硅鍺層的上 方形成第二硅鍺層，其中，第二硅鍺層的第二鍺百分比大于第一鍺百分比。實施第三外延以 在第二硅鍺層的上方形成第三硅鍺層，其中，第三硅鍺層的第三鍺百分比小于第二鍺百分 比。
[0058] 盡管已經(jīng)詳細地描述了本實施例及其優(yōu)勢，但是應該理解，在不背離由所附權(quán)利 要求限定的實施例的精神和范圍的情況下，可以對本發(fā)明做出各種改變、替代和變化。此 夕卜，本申請的范圍不旨在限于說明書中描述的工藝、機器、制造、物質(zhì)組成、工具、方法和步 驟的特定實施例。作為本領(lǐng)域的技術(shù)人員容易理解，通過本發(fā)明，可以使用現(xiàn)有的或今后將 開發(fā)的用于與本文中所描述的相應實施例實施基本相同的功能或者實現(xiàn)基本相同的結(jié)構(gòu) 的工藝、機器、制造、物質(zhì)組成、工具、方法或步驟。因此，所附權(quán)利要求旨在將這些工藝、機 器、制造、物質(zhì)組成、工具、方法或步驟包括在它們的范圍內(nèi)。此外，每個權(quán)利要求構(gòu)成單獨 的實施例，并且各個權(quán)利要求和實施例的組合在本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1. 一種集成電路結(jié)構(gòu)，包括： 半導體襯底； 柵疊件，位于所述半導體襯底的上方； 開口，延伸至所述半導體襯底內(nèi)，其中，所述開口鄰近所述柵疊件； 第一硅鍺區(qū)，位于所述開口中，其中，所述第一硅鍺區(qū)具有第一鍺百分比； 第二硅鍺區(qū)，位于所述第一硅鍺區(qū)的上方，其中，所述第二硅鍺區(qū)的第二鍺百分比大于 所述第一鍺百分比；以及 第三硅鍺區(qū)，位于所述第二硅鍺區(qū)的上方，其中，所述第三硅鍺區(qū)的第三鍺百分比小于 所述第二鍺百分比。
2. 根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括：基本不含鍺的硅蓋，位于所述第三硅 鍺區(qū)的上方。
3. 根據(jù)權(quán)利要求2所述的集成電路結(jié)構(gòu)，還包括：金屬硅化物區(qū)，位于所述硅蓋的上方 并且與所述硅蓋接觸。
4. 根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述第二鍺百分比與所述第一鍺百分 比之間的差大于約10%。
5. 根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述第二鍺百分比與所述第三鍺百分 比之間的差大于約10%。
6. 根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述第一硅鍺區(qū)和所述第三硅鍺區(qū)中 的至少一個具有持續(xù)增加的鍺百分比，并且所述第一硅鍺區(qū)和所述第三硅鍺區(qū)中的所述至 少一個的上部的鍺百分比大于相應的下部中的鍺百分比。
7. 根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括：金屬氧化物半導體（MOS)器件，其 中，所述第二硅鍺區(qū)和所述硅鍺區(qū)形成所述MOS器件的源/漏極區(qū)。
8. -種集成電路結(jié)構(gòu)，包括： 半導體襯底； 柵疊件，位于所述半導體襯底的上方，其中，所述柵疊件包含在金屬氧化物半導體 (MOS)器件中； 所述MOS器件的源/漏極區(qū)，延伸至所述半導體襯底內(nèi)，其中，所述源/漏極區(qū)包括： 第一硅鍺層，其中，所述第一硅鍺層具有第一鍺百分比； 第二硅鍺層，位于所述第一硅鍺層的上方，其中，所述第二硅鍺層的第二鍺百分比比所 述第一鍺百分比大約10% ;以及 第三硅鍺層，位于所述第二硅鍺層的上方，其中，所述第三硅鍺層的第三鍺百分比比所 述第二鍺百分比小約10% ;以及 金屬硅化物區(qū)，位于所述第三硅鍺層的上方并且電連接至所述第三硅鍺層。
9. 根據(jù)權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中，所述第一硅鍺層和所述第二硅鍺層低 于所述襯底和所述柵疊件之間的界面。
10. -種方法，包括： 在半導體襯底的上方形成柵疊件； 形成延伸至所述半導體襯底內(nèi)的開口，其中，所述開口位于所述柵疊件的一側(cè)； 實施第一外延以在所述開口中生長第一硅鍺層，其中，所述第一硅鍺層具有第一鍺百 分比； 實施第二外延以在所述第一硅鍺層的上方生長第二硅鍺層，其中，所述第二硅鍺層的 第二鍺百分比大于所述第一鍺百分比；以及 實施第三外延以在所述第二硅鍺層的上方生長第三硅鍺層，其中，所述第三硅鍺層的 第三鍺百分比小于所述第二鍺百分比。
【文檔編號】H01L29/165GK104377199SQ201410376999
【公開日】2015年2月25日 申請日期:2014年8月1日 優(yōu)先權(quán)日:2013年8月16日
【發(fā)明者】郭紫微, 李昆穆, 宋學昌, 李啟弘, 李資良 申請人:臺灣積體電路制造股份有限公司