半導體器件及制造其的方法
【專利摘要】根據一個實施例，半導體器件包括第一半導體區(qū)、第二半導體區(qū)、第三半導體區(qū)、第一電極、第一絕緣部和第二絕緣部。該第一半導體區(qū)包括碳化硅，它是第一導電類型，并且包括第一部分和第二部分。該第二半導體區(qū)包括碳化硅，它是第二導電類型，并設于所述第二部分上。所述第三半導體區(qū)包括碳化硅，它是第一導電類型，并被設置在所述第二半導體區(qū)上。所述第一電極設置在所述第一部分和所述第三半導體區(qū)上。所述第一絕緣部設置在第三半導體區(qū)上，并與所述第一電極并列。該第二絕緣部設置在所述第一電極與所述第一部分之間以及所述第一電極和所述第一絕緣部之間。
【專利說明】半導體器件及制造其的方法
[0001]相關申請的交叉引用
[0002]本申請基于并要求2013年9月3日提交的日本專利申請N0.2013-182599的優(yōu)先權；其全部內容在此引入作為參考。

【技術領域】
[0003]本文描述的實施例大體上涉及一種半導體器件及制造其的方法。

【背景技術】
[0004]相比于硅(Si)，碳化硅(SiC)具有優(yōu)越的材料性能，如具有更寬三倍的帶隙，約更大十倍的擊穿電場強度，和約更高三倍的熱導率。SiC的這種特性可被用于實現具有低損耗和在高溫操作方面優(yōu)越的半導體器件。制造基于SiC的半導體器件的工藝需要比基于Si更高的用于激活雜質的退火處理溫度。

【專利附圖】

【附圖說明】
[0005]圖1是示意圖，示出了根據第一實施例的半導體器件的結構；
[0006]圖2A和2B是示意性剖面圖，放大了半導體器件的一部分；
[0007]圖3A和3B是示意性剖面圖，其示出了用于制造半導體器件的方法⑴；
[0008]圖4A和4B是示意性剖面圖，其示出了用于制造半導體器件的方法⑴；
[0009]圖5A和5B是示意性剖面圖，其示出了用于制造半導體器件的方法⑴；
[0010]圖6A和6B是示意性剖面圖，其示出了用于制造半導體器件的方法(II)；
[0011]圖7A和7B是示意性剖面圖，其示出了用于制造半導體器件的方法(II)；
[0012]圖8A和SB是示意性剖面圖，其示出了用于制造半導體器件的方法(II)；
[0013]圖9A和9B的示意性剖面圖，其示出了用于制造半導體器件的方法(III)；
[0014]圖1OA和1B是示意性剖面圖，其示出了用于制造半導體器件的方法(III)；
[0015]圖1lA和IlB是示意性剖面圖，其示出了用于制造半導體器件的方法(III)；
[0016]圖12A和12B為示意性剖面圖，其示出了用于制造半導體器件的方法(III)；
[0017]圖13A和13B是示意性剖面圖，其示出了根據第二實施例的半導體器件；以及
[0018]圖14A和14B是示意性剖面圖，其示出了根據第三實施例的半導體器件。

【具體實施方式】
[0019]根據一個實施例，半導體器件包括第一半導體區(qū)、第二半導體區(qū)、第三半導體區(qū)、第一電極、第一絕緣部和第二絕緣部。第一半導體區(qū)包括碳化硅。所述第一半導體區(qū)是第一導電類型且包括第一部分和第二部分。第二半導體區(qū)包括碳化硅。該第二半導體區(qū)是第二導電類型，并被設置于所述第二部分上。連接所述第一部分和所述第二部分的方向與連接所述第二部分和所述第二半導體區(qū)的堆疊方向交叉。該第三半導體區(qū)包括碳化硅。該第三半導體區(qū)是第一導電類型并且被設置在所述第二半導體區(qū)上。該第一電極被設置在第一部分上和在第三半導體區(qū)上。第一電極的端部位于所述第三半導體區(qū)上。該第一絕緣部設置在所述第三半導體區(qū)上，并在與堆疊方向交叉的方向上與第一電極并列。該第二絕緣部設置在所述第一電極與所述第一部分之間以及所述第一電極和所述第一絕緣部之間。
[0020]根據一個實施例，半導體器件包括第一半導體區(qū)、第二半導體區(qū)、第三半導體區(qū)、第一電極、第一絕緣部和第二絕緣部。第一半導體區(qū)包括碳化硅。所述第一半導體區(qū)是第一導電類型且包括第一部分和第二部分。第二半導體區(qū)包括碳化硅。該第二半導體區(qū)是第二導電類型，并設于所述第二部分上。連接所述第一部分和所述第二部分的方向與連接所述第二部分和所述第二半導體區(qū)的堆疊方向交叉。該第三半導體區(qū)包括碳化硅。該第三半導體區(qū)是第一導電類型并且被設置在第二半導體區(qū)的一部分上。該第一電極被設置在第一部分上、在第二半導體區(qū)的另一部分上，以及在所述第三半導體區(qū)上。第一電極的端部位于所述第三半導體區(qū)上。該第一絕緣部設置在所述第三半導體區(qū)上，并在與堆疊方向交叉的方向上與第一電極并列，并與所述第一電極接觸。該第二絕緣部被設置在所述第一電極和所述第一部分之間，在所述第二半導體區(qū)的另一部分和第一電極之間，并且在所述第三半導體區(qū)和所述第一電極之間。所述第二半導體區(qū)的另一部分和第一電極之間的第二絕緣部的第一膜厚度小于所述第三半導體區(qū)和所述第一電極之間的第二絕緣部的第二膜厚度。
[0021]根據一個實施例，公開了一種用于制造半導體器件的方法。該方法可包括在第一導電類型的包括碳化硅的第一半導體區(qū)的一部分上形成第一掩模，然后通過將第一離子穿過第一掩模注入到第一半導體區(qū)中以形成第二導電類型的第二半導體區(qū)。該方法可包括在第二半導體區(qū)的一部分上和所述第一掩模附近形成第二掩膜，然后通過將第二離子穿過第一掩模和第二掩模注入到第二半導體區(qū)中以形成第一導電類型的第三半導體區(qū)。該方法可包括通過熱處理激活第一離子和第二離子，形成鄰近第二掩模的第一絕緣部，以及去除第一掩模和第二掩模。此外，該方法可包括在通過去除第一掩模和第二掩模暴露的第一半導體區(qū)的暴露表面上、第二半導體區(qū)的暴露表面上、和第三半導體區(qū)的暴露表面上形成第二絕緣部，并在第二絕緣部上形成第一電極。
[0022]將參考附圖在下文進行描述各個實施例。在下面的描述中，相同的元件被標以相同的附圖標記，而且曾經描述過的元件的描述被適當地省略。在下面的描述中，符號η+、η、η_、和ρ+、ρ、ρ_表示每種導電類型的雜質濃度的相對幅值。符號η+表示比η相對較高的η型雜質濃度，η_表示比η相對較低的η型雜質濃度。符號ρ+表示比ρ相對較高的ρ型雜質濃度，P—表示比P相對較低的P型雜質濃度。在以下的說明中，作為示例，第一導電類型是η型，第二導電類型為ρ型。
[0023](第一實施例)
[0024]圖1是示意圖，示出了根據第一實施例的半導體器件的結構。
[0025]如圖1所示，根據第一實施例的半導體器件110包括結構主體100、第一電極91、第一絕緣部61和第二絕緣部62。該半導體器件110是包括SiC的MOSFET (金屬氧化物半導體場效應晶體管)。
[0026]該結構主體100具有第一表面10a和沿第一表面10a的第一部分101。該結構主體100的第二表面10b在第一表面10a的相對側。在實施例中，垂直于所述第一表面10a的方向被稱為Z方向。垂直于Z方向的其中一個方向被稱為X方向。垂直于Z方向和X方向的方向被稱為Y方向。從第二表面10b朝向第一表面10a的方向被稱為“上”(上側)，而相反方向被稱為“下”(下側)。
[0027]該結構主體100包括第一半導體區(qū)10、第二半導體區(qū)20以及第三半導體區(qū)30。該第一半導體區(qū)10包括第一導電類型(η型)的SiC。該第一半導體區(qū)10包括設置在第二表面10b側上的n+型區(qū)，以及設置在n+型區(qū)和第一表面10a之間的η—型區(qū)。η+型區(qū)是例如SiC襯底。η_型區(qū)是例如通過在SiC襯底上外延生長形成的區(qū)。在本實施例中，為了方便說明而不加以區(qū)別，這些都被稱為第一半導體區(qū)10。
[0028]第一半導體區(qū)10包括第一區(qū)11和第二區(qū)12。該第一區(qū)11被設置于第二區(qū)12的一部分上。所述第一區(qū)11是MOSFET的JFET (結型場效應晶體管)區(qū)。該第二區(qū)12是MOSFET的漂移區(qū)。該第一半導體區(qū)10包括第一部分pi和第二部分ρ2。連接所述第一部分pi和第二部分ρ2的方向與X方向交叉。該第一區(qū)11和第二區(qū)12中與第一區(qū)11堆疊的一部分被包括在所述第一部分Pl中。第二區(qū)12中不與第一區(qū)11重疊的部分對應于第二部分ρ2。
[0029]該第二半導體區(qū)20包括第二導電類型(P型)的SiC。該第二半導體區(qū)20被提供在第一半導體區(qū)10上。該第二半導體區(qū)20設置在第二部分P2上。該第二半導體區(qū)20是通過在第一表面10a側上的第一半導體區(qū)10的表面部分中進行離子注入而形成的區(qū)。該第二半導體區(qū)20是MOSFET的基極區(qū)。連接第二部分p2和第二半導體區(qū)20的方向對應于堆疊方向(Z方向)。連接所述第一部分Pl和第二部分p2的方向與堆疊方向(Z方向)交叉。
[0030]該第三半導體區(qū)30包括第一導電類型(n+型)的SiC。該第三半導體區(qū)30被設置在第二半導體區(qū)20上。所述第三半導體區(qū)30是通過在第一表面10a側上的第二半導體區(qū)20的表面部分中進行離子注入而形成的區(qū)。
[0031]第一部分101是第一表面10a側上的結構主體100的表面部分的一部分。在第一部分101中，第一半導體區(qū)10的一部分、第二半導體區(qū)20的一部分和第三半導體區(qū)30的一部分被以該順序沿著第一表面10a布置。
[0032]該第一電極91設置在第一部分101上。該第一電極91是MOSFET的柵電極。該第一電極91被布置在第一表面10a以及在第一半導體區(qū)10、第二半導體區(qū)20、以及第三半導體區(qū)30上。
[0033]第一絕緣部61設置在所述第三半導體區(qū)30上。該第一絕緣部61是沿著第一表面10a與第一電極91并列的。所述第一絕緣部61是MOSFET中的層間絕緣膜。
[0034]該第二絕緣部62設置在第一電極91和第一部分101之間，以及在第一電極91和第一絕緣部61之間。設置在第一電極91和第二半導體區(qū)20之間的該第二絕緣部62是MOSFET中的柵絕緣膜。
[0035]該第二半導體區(qū)20是MOSFET的ρ型阱。在第一部分101中，第二半導體區(qū)20構成了其中形成溝道的部分(溝道部分)。該溝道部分設置在第二半導體區(qū)20與第一部分101中的第一表面10a的邊界附近。在第一部分101中，第三半導體區(qū)30構成MOSFET中的源極區(qū)。
[0036]該半導體器件110進一步包括第二電極92和第三電極93。該第二電極92與第三半導體區(qū)30是電氣連接的。該第二電極92與第三半導體區(qū)30在第一表面10a處接觸。該第二電極92是MOSFET中的源電極。該第一絕緣部61設置在第一電極91和第二電極92之間。
[0037]該第三電極93與第一半導體區(qū)10是電氣連接的。所述第三電極93與第一半導體區(qū)10在第二表面10b處接觸。該第三電極93是MOSFET中的漏電極。該第三電極93設在第二表面10b的全部或一部分上。
[0038]在半導體器件110中，第一電極91和第一區(qū)11在例如Y方向延伸。在半導體器件110中，第二半導體區(qū)20和第三半導體區(qū)30各自設置在第一區(qū)11的兩側上。對于穿過第一電極91中心的YZ平面，一側上的第二半導體區(qū)20被設置為與另一側上的第二半導體區(qū)20平面對稱。對于穿過第一電極91中心的YZ平面，一側上的第三半導體區(qū)30被設置為與另一側上的第三半導體區(qū)30平面對稱。
[0039]在半導體器件110中，第一絕緣部61的上表面與第一電極91的上表面平齊。在后述的制造方法中通過例如CMP (化學機械拋光)的處理來使該第一絕緣部61的上表面和第一電極91的上表面平坦化。
[0040]接下來，描述半導體器件110的操作。
[0041]第三電極93被施加了相對于所述第二電極92的正電壓。在這種狀態(tài)下，第一電極91施加有高于或等于閾值的電壓。然后，反型層(溝道)形成在第二半導體區(qū)20與第二絕緣部62的界面附近(溝道部分)。這導通了半導體器件110，并允許電流從所述第三電極93流動到第二電極92。
[0042]另一方面，當施加到第一電極91的電壓低于閾值，則溝道消失。這導致該半導體器件110關斷，并阻止電流從第三電極93流動到第二電極92。
[0043]圖2A和2B是示意性剖面圖，其放大了半導體器件的一部分。
[0044]圖2A是圖1中所示的部分A的放大圖。圖2B示出了可供選擇的示例。
[0045]如圖2A所不，半導體器件110的第一電極91具有側表面91a、底表面91b、和曲表面91c。該側表面91a是第一電極91相對于第一絕緣部61的外周面。該第一絕緣部61的側表面61a相對于第一電極91的側表面91a。該底面91b是第一電極91相對于第一部分101的外周面。該曲表面91c是設置在側表面91a和底表面91b之間的第一電極91的外周面。
[0046]該第二絕緣部62與第一電極91接觸的表面沿著第一電極91的側表面91a、底表面91b和曲表面91c。該第二絕緣部62與第一絕緣部61和第一部分101接觸的表面不包括任何曲率半徑大于或等于曲表面91c的曲率半徑R的曲表面。
[0047]第一電極91和第二半導體區(qū)20之間的第二絕緣部62的膜厚度(Z方向的厚度)由Tox表示。該半導體110優(yōu)選滿足R>ToxX (31/2-1)。
[0048]在半導體器件110中，在垂直于曲表面91c的方向上的第二絕緣部62的厚度T30大于在垂直于底面91b的方向上的第二絕緣部62的厚度Tox。在半導體器件110中，在垂直于曲表面91c的方向上的第二絕緣部62的厚度T30大于在垂直于側表面91a的方向上的第二絕緣部62的厚度T61。
[0049]相反，如圖2B所示，在根據替代實施例的半導體器件190中，在垂直于第一電極91的底表面91b的方向上的第二絕緣部62的厚度Tox幾乎是恒定的。
[0050]在半導體器件110中，位于曲表面91c的位置處的第二絕緣部62的Z方向上的膜厚度hi大于半導體器件190的第二絕緣部62的Z方向上的膜厚度h2。因此，柵極-源極電容被減小。該半導體器件110實現比半導體器件190更快速的切換特性。
[0051]接下來，描述一種用于制造半導體器件110的方法。
[0052]圖3A到圖5B是示意性剖面圖，其示出了用于制造半導體器件的方法(I)。
[0053]首先，如圖3A所示，準備包括SiC的第一半導體區(qū)10。然后，在第一半導體區(qū)10的一部分上形成第一掩模Ml。第一掩模Ml的材料是選自由以下構成的組中的至少一種:例如碳化鉭(TaC、Ta2C)、鎢(W)、二氧化錳(MnO2)、氧化鎂(MgO)、氧化鋁(Al2O3)和碳(C)。第一掩模Ml的材料熔點高于多晶硅的熔點。第一掩模Ml的材料是所謂的高熔點材料。通過例如光刻和蝕刻，以規(guī)定尺寸和位置形成第一掩模Ml。
[0054]接著，第一離子通過第一掩模Ml被注入到第一半導體區(qū)10中。所述第一離子是第二導電類型的雜質離子。所述第一離子是以下中的至少一種雜質離子，例如鋁(Al)、硼(B)和鎵(Ga)。通過注入第一離子，在以Z方向上觀察時第一半導體區(qū)10中不與第一掩模Ml重疊的表面部分中形成第二半導體區(qū)20。
[0055]接著，如圖3B所示，形成第二掩模M2。該第二掩模M2設置在位于鄰近第一掩模Ml的位置處的第二半導體區(qū)20的一部分上。例如，第二掩模M2形成有在第一掩模Ml的側壁上的預定厚度。第二掩模M2的材料為選自由以下構成的組中至少一種:例如TaC、Ta2C、W、Mn02、Mg0、Al203和C。第二掩模M2的材料熔點高于多晶硅的熔點。第二掩模M2的材料是所謂的高熔點材料。
[0056]通過例如光刻和蝕刻，以預定的尺寸和位置形成第二掩模M2。第二掩模M2的在與第二半導體區(qū)20接觸的位置的厚度(X方向厚度)是基于溝道部分的長度(溝道長度)確定的。
[0057]接下來，將第二離子通過第二掩模M2注入到第二半導體區(qū)20中。該第二離子為第一導電類型的雜質離子。該第二離子是以下中的至少一種離子:例如磷(P)、氮(N)和砷(As)。通過注入第二離子，第三半導體區(qū)30形成在以Z方向觀察時第二半導體區(qū)20中不與第一掩模Ml和第二掩模M2重疊的表面部分中。
[0058]接著，如圖4A所示，形成保護膜50。該保護膜50形成在第一掩模Ml、第二掩模M2、和第三半導體區(qū)30上。該保護膜50由例如C制成。
[0059]在形成保護膜50之后進行退火。注入到所述第二半導體區(qū)20中的第一離子與注入所述第三半導體區(qū)30的第二離子是通過退火激活的。該退火溫度在例如1600°C或更多，以及1900°C或更小。退火之后，去除保護膜50。
[0060]接著，如圖4B所示，形成第一絕緣部61。所述第一絕緣部61形成為鄰近于所述第二掩模M2。所述第一絕緣部61由例如氧化硅(S12)制成。通過例如CVD (化學氣相沉積)形成所述第一絕緣部61。
[0061]接著，如圖5A所示，第一掩膜Ml和第二掩膜M2被除去。所述第一掩膜Ml和第二掩膜M2通過例如干蝕刻和濕蝕刻中的至少一種而被除去。在一定條件下實施蝕刻，以使得第一掩膜Ml和第二掩膜M2的蝕刻速率高于所述第一絕緣部61的材料的蝕刻速率。
[0062]通過除去第一掩膜Ml和第二掩膜M2，形成凹部61h。這里，當第一掩膜Ml和第二掩膜M2被蝕刻時，第一絕緣部61被稍微去除。該第一絕緣部61的側面61a從所述第三半導體區(qū)30的端部回縮了規(guī)定量。因此，第一半導體區(qū)10、第二半導體區(qū)20和第三半導體區(qū)30被暴露在凹部6 Ih的底部。
[0063]接著，如圖5B所示，形成第二絕緣部62和第一電極91。該第二絕緣部62形成在凹部61h的內部。該第二絕緣部62是由以下至少一種制成，例如包括氨(NH3)和氧氮化硅(S1N)的原硅酸四乙酯(TEOS)。在第二絕緣部62由S1N制成的情況下，優(yōu)選以高濃度添加氮(N)。
[0064]該第二絕緣部62通過例如CVD形成。該第二絕緣部62形成在從凹部61h暴露的第一半導體區(qū)10的暴露表面上、第二半導體區(qū)20的暴露表面上、和第三半導體區(qū)30的暴露表面上。該第二絕緣部62也形成在從凹部61h暴露的第一絕緣部61的側面61a上。
[0065]在形成第二絕緣部62之后，第一電極91形成在所述第二絕緣部62上。該第一電極91由例如多晶硅制成。該第一電極91通過所述第二絕緣部62被嵌入到凹部61h中。通過例如CVD將第一電極91的材料形成在凹部61h中以及在第一絕緣部61上。然后，通過例如CMP來平坦化第一電極91的材料表面。進行該平坦化直至暴露出第一絕緣部61。因此，形成第一電極91。
[0066]在形成第一電極91之后，第二電極92和第三電極93被形成。半導體器件110被完成。
[0067]通過這種制造方法，由通過第一掩模Ml的自對準形成第二半導體區(qū)20。由通過第二掩模M2的自對準形成第三半導體區(qū)30。通過去除第一掩膜Ml和第二掩膜M2形成的凹部61h來該第二絕緣部62和第一電極91形成在準確的位置。
[0068]凹部61h對應于第一掩膜Ml和第二掩膜M2的位置。因此，第二絕緣部62和第一電極91基本上是由通過第一掩膜Ml和第二掩膜M2的自對準形成的。
[0069]在由該制造方法形成的半導體器件110中，在Z方向上觀察的第一電極91和所述第三半導體區(qū)30的重疊被精確地形成。甚至在溝道長度被微型化的情況下，每個部分被形成在準確的位置上。因此，半導體器件110實現了微型化和穩(wěn)定特性之間的兼容性。
[0070]圖6A至SB是示意性剖面圖，其示出了用于制造半導體器件的方法(II)。
[0071]首先，如圖6A所示，準備包括SiC的第一半導體區(qū)10。然后，保護膜50形成在第一半導體區(qū)10上。該保護膜50由例如C制成。然后，第一掩模Ml形成在保護膜50的一部分上。
[0072]接著，第一離子通過第一掩模Ml注入到在該保護膜50下面的第一半導體區(qū)10中。所述第一離子是第二導電類型的雜質離子。所述第一離子是以下中的至少一種離子，例如A1、B和Ga。通過注入第一離子，第二半導體區(qū)20形成在以Z方向觀察時第一半導體區(qū)10中的不與第一掩模Ml重疊的表面部分中。
[0073]接著，如圖6B所示，形成第二掩模M2。該第二掩模M2設置在位于在Z方向上觀察時鄰近第一掩模Ml的位置處的第二半導體區(qū)20的一部分上。例如，第二掩模M2形成有在第一掩模Ml的側壁上的預定厚度。第二掩模M2在與保護膜50接觸的位置處的厚度(X方向厚度)是基于溝道部分的長度(溝道長度)確定的。
[0074]接著，將第二離子通過第二掩模M2注入到在該保護膜50下面的第二半導體區(qū)20中。所述第二離子是第一導電類型的雜質離子。所述第二離子是例如P、N和As的離子。通過注入第二離子，第三半導體區(qū)30形成在以Z方向觀察時第二半導體區(qū)20中不與第一掩模Ml和第二掩模M2重疊的表面部分中。
[0075]接著，如圖7A所示，執(zhí)行退火。注入到所述第二半導體區(qū)20中的第一離子與注入所述第三半導體區(qū)30的第二離子是通過退火激活的。該退火溫度在例如1600°C或更多，以及1900°C或更小。退火之后，去除除了在Z方向上觀察時在第一掩膜Ml和第二掩膜M2下面的部分之外的保護膜50。
[0076]接著，如圖7B所示，形成第一絕緣部61。所述第一絕緣部61形成為鄰近于所述第二掩模M2。所述第一絕緣部61由例如S12制成。該第一絕緣部61通過例如CVD形成。
[0077]接著，如圖8A所不,第一掩模Ml、第二掩模M2和保護膜50被去除。該第一掩模Ml、第二掩模M2和保護膜50是通過例如干蝕刻和濕蝕刻中的至少一種而去除的。在一定條件下實施蝕刻，使得第一掩模Ml、第二掩模M2和保護膜50的蝕刻速率高于所述第一絕緣部61的材料的蝕刻速率。
[0078]凹部61h是通過去除第一掩模Ml、第二掩模M2和保護膜50而形成的。這里，當第一掩模Ml、第二掩模M2和保護膜50被蝕刻時,第一絕緣部61被稍微去除。該第一絕緣部61的側面61a從所述第三半導體區(qū)30的末端部分回縮了規(guī)定量。因此，第一半導體區(qū)10、第二半導體區(qū)20、和第三半導體區(qū)30被暴露在凹部61h的底部。
[0079]接著，如圖8B所示，形成第二絕緣部62和第一電極91。該第二絕緣部62形成在凹部61h的內部。該第二絕緣部62是由例如包括NH3和S1N的TEOS中的至少一個制成的。在第二絕緣部62由S1N制成的情況下，優(yōu)選以高濃度添加氮N。
[0080]該第二絕緣部62通過例如CVD形成。該第二絕緣部62形成在從凹部61h暴露的第一半導體區(qū)10的暴露表面上、第二半導體區(qū)20的暴露表面上、和第三半導體區(qū)30的暴露表面上。該第二絕緣部62也形成于從凹部61h暴露的第一絕緣部61的側面61a上。
[0081]在形成第二絕緣部62之后，第一電極91形成在所述第二絕緣部62上。該第一電極91由例如多晶硅制成。該第一電極91通過所述第二絕緣部62被嵌入到凹部61h中。第一電極91的材料通過例如CVD被形成在凹部61h中以及在第一絕緣部61上。然后，第一電極91的材料的表面是通過例如CMP而平坦化的。進行該平坦化直至暴露出第一絕緣部61。因此,第一電極91形成。
[0082]在形成第一電極91之后，第二電極92和第三電極93被形成。因此，完成半導體器件110。
[0083]通過這種制造方法，第二半導體區(qū)20由通過第一掩模Ml的自對準形成。第三半導體區(qū)30是由通過第二掩模M2的自對準形成。通過去除第一掩膜Ml和第二掩膜M2形成的凹部61h來將該第二絕緣部62和第一電極91形成在準確的位置。
[0084]凹部61h對應于第一掩膜Ml和第二掩膜M2的位置。因此，第二絕緣部62和第一電極91基本上是由通過第一掩膜Ml和第二掩膜M2的自對準形成的。
[0085]在由該制造方法形成的半導體器件110中，精確地形成在Z方向上觀察時第一電極91和所述第三半導體區(qū)30的重疊。甚至在溝道長度被微型化的情況下，每個部分被形成在準確的位置上。因此，半導體器件110實現了微型化和穩(wěn)定特性之間的兼容性。此外，保護膜50形成在該第一半導體區(qū)10的平坦表面上。因此，形成穩(wěn)定的保護膜50。
[0086]圖9A至圖12B為示意性剖面圖，其示出了用于制造半導體器件的方法(III)。
[0087]首先，如圖9A所示，準備包括SiC的第一半導體區(qū)10。然后，將第一掩模Ml形成在所述第一半導體區(qū)10的一部分上。第一掩模Ml由包括C的材料制成。通過例如光刻和蝕刻，以規(guī)定尺寸和位置形成第一掩模Ml。
[0088]接著，將第一離子通過第一掩模Ml注入到第一半導體區(qū)10中。所述第一離子是第二導電類型的雜質離子。所述第一離子是例如以下的離子，A1、B和Ga。通過注入第一離子，第二半導體區(qū)20形成在以Z方向觀察時第一半導體區(qū)10中不與第一掩模Ml重疊的表面部分中。
[0089]接著，如圖9B所示，形成第二掩模M2。該第二掩模M2設置在位于鄰近第一掩模Ml的位置處的第二半導體區(qū)20的一部分上。例如，第二掩模M2形成有在第一掩模Ml的側壁上的預定厚度。第二掩模M2是由包括C的材料制成。第二掩模M2的材料優(yōu)選地等同于第一掩模Ml的材料。通過例如光刻和蝕刻,第二掩模M2形成有規(guī)定尺寸和位置。第二掩模M2在與第二半導體區(qū)20接觸的位置的厚度(X方向厚度)是基于溝道部分的長度(溝道長度)確定的。
[0090]接著，將第二離子通過第二掩模M2注入到第二半導體區(qū)20中。所述第二離子是第一導電類型的雜質離子。所述第二離子是例如P、N和As的離子。通過注入第二離子，第三半導體區(qū)30形成在以Z方向觀察時第二半導體區(qū)20中不與第一掩模Ml和第二掩模M2重疊的表面部分中。
[0091]接著，如圖1OA所示，形成保護膜50。該保護膜50形成在第一掩模Ml、第二掩模M2、和第三半導體區(qū)30上。該保護膜50由包括C的材料制成。保護膜50的材料優(yōu)選地等同于第一掩模Ml的材料和第二掩模M2的材料。
[0092]在形成保護膜50之后進行退火。注入到所述第二半導體區(qū)20中的第一離子與注入所述第三半導體區(qū)30的第二離子是通過退火激活的。該退火溫度在例如1600°C或更多，以及1900°C或更小。
[0093]退火之后，去除保護膜50。保護膜50的去除可以是保護膜50的一部分的去除。去除保護膜50至少直至暴露出第三半導體區(qū)30。
[0094]保護膜50的一部分可以留下，相鄰于第二掩模M2。該保護膜50的一部分被留在第三半導體區(qū)30上。在留下保護膜50的一部分的情況下，剩余部分的厚度(X-方向厚度)對應于第一電極91與第三半導體區(qū)30重疊的長度。
[0095]接著，如圖1lA所示，形成第一絕緣部61。所述第一絕緣部61形成為鄰近于所述第二掩模M2。在保護膜50的一部分留下的情況下，第一絕緣部61形成為鄰近于保護膜50。所述第一絕緣部61由例如S12制成。該第一絕緣部61通過例如CVD形成。
[0096]接著，如圖1lB所示，去除第一掩膜Ml和第二掩膜M2。在保護膜50的一部分留下的情況下，保護膜50也被去除掉。該第一掩模Ml、第二掩模M2和保護膜50通過例如干蝕刻和濕蝕刻中的至少一種而被去除。在一定條件下實施該蝕刻，使得第一掩模Ml、第二掩模M2和所述保護膜50的蝕刻速率高于所述第一絕緣部61的材料的蝕刻速率。在第一掩模Ml的材料、第二掩模M2的材料和保護膜50的材料是相同的情況下有助于該蝕刻條件的設定。
[0097]通過除去第一掩膜Ml、第二掩膜M2和保護膜50，形成凹部61h。在該蝕刻中，第一絕緣部61可被稍微去除。在這種情況下，該第一絕緣部61的側面61a從所述第三半導體區(qū)30的末端部分回縮了規(guī)定量。因此，第一半導體區(qū)10、第二半導體區(qū)20和第三半導體區(qū)30被暴露在凹部6 Ih的底部。
[0098]接著，如圖12A所示，形成第二絕緣部62和第一電極91。該第二絕緣部62形成在凹部61h的內部。該第二絕緣部62是由以下至少一種制成，例如包括NH3和S1N的TE0S。在第二絕緣部62由S1N制成的情況下，優(yōu)選N以高濃度添加。
[0099]該第二絕緣部62通過例如CVD形成。該第二絕緣部62形成在從凹部61h暴露的第一半導體區(qū)10的暴露表面上、第二半導體區(qū)20的暴露表面上、和第三半導體區(qū)30的暴露表面上。該第二絕緣部62也形成在從凹部61h暴露的第一絕緣部61的側面61a上。
[0100]在形成第二絕緣部62之后，第一電極91形成在所述第二絕緣部62上。該第一電極91由例如多晶硅制成。該第一電極91通過所述第二絕緣部62被嵌入到凹部61h中。第一電極91的材料被形成在凹部61h中，并通過例如CVD形成在第一絕緣部61上。然后，第一電極91的材料的表面是通過例如CMP來平坦化的。進行該平坦化直至暴露出第一絕緣部61。因此,第一電極91形成。
[0101]在形成第一電極91之后，形成第二電極92和第三電極93。因此，完成半導體器件110。
[0102]通過這種制造方法，第二半導體區(qū)20由通過第一掩模Ml的自對準形成。第三半導體區(qū)30是由通過第二掩模M2的自對準形成。該第二絕緣部62和第一電極91通過去除第一掩膜Ml和第二掩膜M2形成的凹部61h而形成在準確的位置。
[0103]凹部61h對應于第一掩膜Ml和第二掩膜M2的位置。因此，第二絕緣部62和第一電極91基本上是由通過第一掩膜Ml和第二掩膜M2的自對準形成的。
[0104]在由該制造方法形成的半導體器件110中，在Z方向上觀察時第一電極91和所述第三半導體區(qū)30的重疊被精確地形成。甚至在溝道長度被微型化的情況下，每個部分也被形成在準確的位置上。因此，半導體器件110實現了微型化和穩(wěn)定特性之間的兼容性。此夕卜，如果第一掩模Ml的材料與第二掩模M2的材料和保護膜50的材料是相同的,貝U有助于將它們去除的蝕刻。
[0105](第二實施例)
[0106]圖13A和13B是示意性剖面圖，其示出了根據第二實施例的半導體器件。
[0107]圖13A示出了根據第二實施例的半導體器件120的示意性剖面圖。圖13B示出了放大了圖13A所示的部分B的示意性剖視圖。
[0108]如圖13A所示，在根據第二實施例的半導體器件120中，第一電極91與第一絕緣部61相接觸。
[0109]如圖13B所示，在半導體器件120中，第二絕緣部62具有第一膜厚度Tl和第二膜厚度T2。所述第一膜厚度Tl是第二半導體區(qū)20和第一電極91之間的第二絕緣部62的膜厚度(Z方向的厚度)。該第二膜厚度T2是第三半導體區(qū)和所述第一電極91之間的第二絕緣部62的膜厚度(Z方向的厚度)。所述第二膜厚度T2厚于所述第一膜厚度Tl。
[0110]半導體器件120包括第一半導體區(qū)10、第二半導體區(qū)20、第三半導體區(qū)30、第一電極91、第一絕緣部61和第二絕緣部62。所述第一半導體區(qū)10包括碳化硅，并且是第一導電類型。該第一半導體區(qū)10包括第一部分Pl和第二部分P2。該第二半導體區(qū)20包括碳化硅，其設于所述第二部分P2上，并且具有第二導電類型。連接所述第一部分Pl和第二部分P2的方向與連接第二部分p2和第二半導體區(qū)20的堆疊方向(Z方向)交叉。所述第三半導體區(qū)30設置在第二半導體區(qū)20的一部分上，包括碳化硅，并具有第一導電類型。該第一電極91設置在第一部分pi上，在第二半導體區(qū)20的另一部分上，并且在所述第三半導體區(qū)30上。第一電極91的端部位于所述第三半導體區(qū)30上。所述第一絕緣部61設置在所述第三半導體區(qū)30上。所述第一絕緣部61在與堆疊方向交叉的方向上與第一電極91是并列的，并且與第一電極91相接觸。該第二絕緣部62被設置在第一電極91和第一部分Pl之間，在前述的第二半導體區(qū)20的另一部分和第一電極91之間，以及在第三半導體區(qū)30和第一電極91之間。前述的第二半導體區(qū)20的另一部分與第一電極91之間的第二絕緣部62的膜厚度被稱為第一膜厚度Tl。第三半導體區(qū)30和第一電極91之間的第二絕緣部62的膜厚度被稱為第二膜厚度T2。所述第一膜厚度Tl比第二膜厚度T2薄。
[0111]所述第二膜厚度T2厚于所述第一膜厚度Tl。因此，柵極-源極電容被減小。這提高了半導體器件120的開關特性。
[0112]在此，第二膜厚度T2和第一膜厚度Tl之間的差被表示為D(D = T2-T1)。然后，半導體器件120優(yōu)選滿足D>Tl/2。
[0113]在半導體器件120的制造中，第二絕緣部62通過例如熱氧化形成。在半導體器件120的制造中，首先，通過與在圖3A到5A中所示的制造半導體器件110的方法的一部分類似的處理來形成凹部61h。接著，進行熱氧化。通過熱氧化，由熱氧化膜制成的第二絕緣部62形成在暴露在凹部61h底面處的第一半導體區(qū)10、第二半導體區(qū)20和第三半導體區(qū)30的暴露表面上。
[0114]在形成所述第二絕緣部62之后，第一電極91形成在所述第二絕緣部62上。然后，形成第二電極92和第三電極93。因此，完成半導體器件120。
[0115](第三實施例)
[0116]圖14A和14B是示意性剖面圖，其示出了根據第三實施例的半導體器件。
[0117]圖14A示出了根據第三實施例的半導體器件130的示意性剖視圖。圖14B示出了放大了圖14A所示的部分C的示意性剖面圖。
[0118]如圖14A所示，在根據第三實施例的半導體器件130中，第一電極91與第一絕緣部61相接觸。
[0119]如圖14B所示，第二絕緣部62的膜厚度(Z方向的厚度)幾乎是恒定的。
[0120]在半導體器件130的制造中，首先，通過與在圖3A到5A中所示的半導體器件110的制造方法的一部分類似的處理來形成凹部61h。接下來，在凹部61h的底面上形成第二絕緣部62。該第二絕緣部62通過具有高方向性的容積法(例如，濺射方法)形成。因此，第二絕緣部62以幾乎恒定的厚度形成在暴露在凹部61h底面處的第一半導體區(qū)10、第二半導體區(qū)20和第三半導體區(qū)30的暴露表面上。
[0121]在形成第二絕緣部62之后，第一電極91形成在所述第二絕緣部62上。然后，形成第二電極92和第三電極93。因此，半導體器件130完成。
[0122]如上所述，本發(fā)明的實施例可以提供一種半導體器件和用于制造它的方法，其中基于SiC的半導體器件可以被制造為具有改進的開關特性和其它特性并具有高精度。
[0123]雖然上面描述了實施例及其變型，本發(fā)明并不限于這些示例。例如，由本領域技術人員關于上述實施例或其變型的實施例適當做出的部件的添加、刪除、或設計修正或特征的適當組合都在本發(fā)明的范圍內，到包括本發(fā)明的主旨的程度。
[0124]例如，在上述的實施例和變型的描述中，第一導電類型是η型，第二導電類型為P型。然而，當第一導電類型是P型，以及第二導電類型是η型，本發(fā)明也是可行的。此外，在上述的實施例和變型的描述中，將MOSFET作為半導體器件的示例。然而，本發(fā)明不限于此。該半導體器件也可應用到具有MOS結構的器件中，例如IGBT (絕緣柵雙極晶體管)。
[0125]雖然已經介紹了一些實施例，這些實施例只是作為示例來呈現的，而不是用來限制本發(fā)明的范圍。實際上，這里描述的新穎實施例可以以各種其它形式實施；此外，可以作出以此所述的實施例的形式的各種省略、替換和改變，而不脫離本發(fā)明的精神。所附的權利要求及其等同物旨在覆蓋如將落入本發(fā)明的范圍和精神內的如此形式或變型。
【權利要求】
1.一種半導體器件，包括: 包括碳化硅的第一半導體區(qū)，所述第一半導體區(qū)是第一導電類型的并包括第一部分和第二部分； 包括碳化硅的第二半導體區(qū)，所述第二半導體區(qū)是第二導電類型的并且被設置在第二部分上，連接所述第一部分和所述第二部分的方向與連接所述第二部分和所述第二半導體區(qū)的堆疊方向交叉； 包括碳化硅的第三半導體區(qū)，所述第三半導體區(qū)是第一導電類型的，并被設置在所述第二半導體區(qū)上； 設置在所述第一部分和所述第三半導體區(qū)上的第一電極，所述第一電極的一端位于所述第三半導體區(qū)上； 第一絕緣部，其被設置在第三半導體區(qū)上，并在與所述堆疊方向交叉的方向上與所述第一電極并列；以及 第二絕緣部，其被設置在所述第一電極和所述第一部分之間以及所述第一電極和所述第一絕緣部之間。
2.根據權利要求1所述的器件，其中所述第一電極具有 與所述第一絕緣部相對的側表面； 與所述第一部分相對的底表面；以及 曲表面，其被設置在所述第一電極的外周表面中的在所述側表面和所述底表面之間。
3.根據權利要求2所述的器件，其中滿足R> ToxX (31/2-1)，其中R是所述曲表面的曲率半徑，并且Tox是所述第一電極與所述第二半導體區(qū)之間的所述第二絕緣部的膜厚度。
4.根據權利要求2所述的器件，其中所述第二絕緣部在垂直于所述曲表面的方向上的厚度大于所述第二絕緣部在垂直于所述底表面的方向上的厚度。
5.根據權利要求1所述的器件，其中所述第一絕緣部的上表面與所述第一電極的上表面平齊。
6.一種半導體器件，包括: 包括碳化硅的第一半導體區(qū)，所述第一半導體區(qū)是第一導電類型的并且包括第一部分和第二部分； 包括碳化硅的第二半導體區(qū)，所述第二半導體區(qū)是第二導電類型的并且被設置在所述第二部分上，連接所述第一部分和所述第二部分的方向與連接所述第二部分和所述第二半導體區(qū)的堆疊方向交叉； 包括碳化硅的第三半導體區(qū)，所述第三半導體區(qū)是第一導電類型的并被設置在所述第二半導體區(qū)的一部分上； 設置在所述第一部分上、所述第二半導體區(qū)的另一部分上和所述第三半導體區(qū)上的第一電極，所述第一電極的一端位于所述第三半導體區(qū)上； 第一絕緣部，其被設置在所述第三半導體區(qū)上，并在與所述堆疊方向交叉的方向上與所述第一電極并列，并且與所述第一電極接觸；以及 第二絕緣部，其被設置在所述第一電極和所述第一部分之間、在所述第二半導體區(qū)的另一部分和所述第一電極之間、以及所述第三半導體區(qū)和所述第一電極之間，所述第二半導體區(qū)的另一部分和所述第一電極之間的第二絕緣部的第一膜厚度小于在所述第三半導體區(qū)和所述第一電極之間的所述第二絕緣部的第二膜厚度。
7.根據權利要求6所述的器件，其中滿足D> T1/2，其中T2是所述第二膜厚度，Tl是所述第一膜厚度，D是所述第二膜厚度和所述第一膜厚度之差(D = T2-T1)。
8.一種用于制造半導體器件的方法，包括: 在第一導電類型的包括碳化硅的第一半導體區(qū)的一部分上形成第一掩模，然后通過將第一離子穿過所述第一掩模注入到所述第一半導體區(qū)中來形成第二導電類型的第二半導體區(qū)； 在所述第二半導體區(qū)的一部分上并且鄰近所述第一掩模形成第二掩膜，然后通過將第二離子穿過所述第一掩模和所述第二掩模注入到所述第二半導體區(qū)中來形成所述第一導電類型的第三半導體區(qū)； 通過熱處理激活所述第一離子和所述第二離子； 形成鄰近所述第二掩模的第一絕緣部； 去除所述第一掩模和所述第二掩模； 在通過去除所述第一掩模和所述第二掩模而暴露的所述第一半導體區(qū)的暴露表面上、所述第二半導體區(qū)的暴露表面上、和所述第三半導體區(qū)的暴露表面上形成第二絕緣部；以及 在所述第二絕緣部上形成第一電極。
9.根據權利要求8所述的方法，其中形成所述第二絕緣部包括在通過去除所述第一掩模和所述第二掩模而暴露的所述第一絕緣部的暴露表面上形成所述第二絕緣部。
10.根據權利要求8所述的方法，其中形成所述第二絕緣部包括通過化學氣相沉積來形成所述第二絕緣部。
11.根據權利要求8所述的方法，其中形成所述第二絕緣部包括通過熱氧化形成所述第二絕緣部。
12.根據權利要求8所述的方法，進一步包括: 在形成所述第三半導體區(qū)之后并且在激活所述第一離子和所述第二離子之前，在所述第一半導體區(qū)、所述第二半導體區(qū)和所述第三半導體區(qū)上形成保護膜。
13.根據權利要求8所述的方法，其中 所述第一掩模的材料是選自由TaC、Ta2C、W、Mn02、MgCKAl2O3和C構成的組中的至少一種，并且 所述第二掩模的材料是選自由TaC、Ta2C、W、Mn02、Mg0、Al203和C構成的組中的至少一種。
14.根據權利要求8所述的方法，其中 所述第一掩模的材料的熔點高于多晶硅的熔點，并且 所述第二掩模的材料的熔點高于所述多晶硅的熔點。
15.根據權利要求8所述的方法，其中所述第一掩模的材料等同于所述第二掩模的材料。
16.根據權利要求8所述的方法，其中所述第一掩模的材料不同于所述第二掩模的材料。
17.根據權利要求12所述的方法，其中所述第一掩模的材料、所述第二掩模的材料以及所述保護膜的材料是包括C的材料。
【文檔編號】H01L21/336GK104425616SQ201410427850
【公開日】2015年3月18日 申請日期:2014年8月27日 優(yōu)先權日:2013年9月3日
【發(fā)明者】飯島良介, 高尾和人, 太田千春, 清水達雄, 四戶孝 申請人:株式會社東芝