本發(fā)明涉及一種高端線路載板封裝結(jié)構(gòu)，特別是涉及一種基于半導(dǎo)體芯片封裝體的嵌入式封裝結(jié)構(gòu)及其封裝方法。

背景技術(shù)：

表面貼裝技術(shù)(Surface Mount Technology，SMT)是一種將無(wú)引腳或短引線表面組裝元器件(簡(jiǎn)稱SMC/SMD，中文稱片狀元器件)安裝在印制線路板(Printed Circuit Board，PCB)的表面或其它基板的表面上，通過(guò)回流焊或浸焊等方法加以焊接組裝的電路裝連技術(shù)。表面貼裝技術(shù)的組裝密度高、電子產(chǎn)品體積小、重量輕，貼片元件的體積和重量只有傳統(tǒng)插裝元件的1/10左右，一般采用SMT之后，電子產(chǎn)品體積縮小40％～60％，重量減輕60％～80％。半導(dǎo)體封裝器件在線路板上的組裝通常采用通過(guò)表面貼裝工程完成，在表面貼裝時(shí)，通常通過(guò)焊錫連接將半導(dǎo)體封裝器件與線路板進(jìn)行電氣互連。

然而現(xiàn)有技術(shù)中半導(dǎo)體器件與線路板之間的表面貼裝技術(shù)具有以下不足：

目前表面貼裝的焊錫連接需要半導(dǎo)體封裝器件的焊盤(pán)和焊盤(pán)間距(pitch)較大，如焊盤(pán)/焊盤(pán)間距＝280微米/400微米，焊接不夠精密，而且焊錫連接需要進(jìn)行較為復(fù)雜的焊錫回流工藝控制；

另外，半導(dǎo)體封裝器件在線路板上使用表面貼裝的方式進(jìn)行組裝，由于半導(dǎo)體封裝器件面積相對(duì)較大，將占據(jù)線路板較大的表面面積，阻礙了半導(dǎo)體封裝器件組裝的微型化發(fā)展。

因此亟需提供一種新的基于半導(dǎo)體芯片封裝體的嵌入式封裝結(jié)構(gòu)及其封裝方法來(lái)解決上述問(wèn)題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種基于半導(dǎo)體芯片封裝體的嵌入式封裝結(jié)構(gòu)及其封裝方法，能夠有效改善半導(dǎo)體芯片封裝體焊盤(pán)和焊盤(pán)間距較大、以及封裝結(jié)構(gòu)微型化的問(wèn)題。

為解決上述技術(shù)問(wèn)題，本發(fā)明采用的一個(gè)技術(shù)方案之中提供的一種基于半導(dǎo)體芯片封裝體的嵌入式封裝結(jié)構(gòu)，所述嵌入式封裝結(jié)構(gòu)包括：

線路板，其具有相對(duì)設(shè)置的第一表面和第二表面；

設(shè)于所述線路板內(nèi)的、至少一個(gè)用以容置半導(dǎo)體芯片封裝體的開(kāi)口或空腔；

設(shè)置于所述開(kāi)口或空腔內(nèi)的半導(dǎo)體芯片封裝體；

封裝材料，至少用以覆蓋線路板的第一表面及填充所述開(kāi)口或空腔內(nèi)未被半導(dǎo)體芯片封裝體占據(jù)的空間；

重布線層，至少用于電氣連接半導(dǎo)體芯片封裝體和線路板。

在一較佳實(shí)施例中，所述線路板的第一表面設(shè)置有模塊對(duì)位標(biāo)識(shí)，所述模塊對(duì)位標(biāo)識(shí)的表面與線路板的第二表面分別對(duì)應(yīng)所述線路板的最高表面與最低表面。

在一較佳實(shí)施例中，所述開(kāi)口或空腔內(nèi)還設(shè)有被動(dòng)電子元件，所述被動(dòng)電子元件包括電容、電阻、電感元件中的任一種或多種的組合。

進(jìn)一步地，所述半導(dǎo)體芯片封裝體內(nèi)有至少一顆半導(dǎo)體裸晶片，且是帶有塑封材料封裝的半導(dǎo)體芯片封裝體。

在一較佳實(shí)施例中，所述半導(dǎo)體芯片封裝體包含與半導(dǎo)體裸晶片的電極/焊盤(pán)電氣連接，并從半導(dǎo)體裸晶片向外延伸的內(nèi)部導(dǎo)電引線或布線。

進(jìn)一步地，所述半導(dǎo)體芯片封裝體還包括與半導(dǎo)體裸晶片電氣連接的外部電極，所述外部電極是裸露在空氣中的、或者被薄膜覆蓋的；所述電極材料是銅金屬層或是有鎳/金層覆蓋的銅金屬層；所述薄膜的材料是塑封材料、增層材料、或聚酰亞胺等其它積聚層介電材料。

在一較佳實(shí)施例中，所述封裝材料還用于填充所述開(kāi)口或空腔內(nèi)未被被動(dòng)電子元件占據(jù)的空間。

在一較佳實(shí)施例中，所述嵌入式封裝結(jié)構(gòu)還包括至少覆蓋所述線路板的第二表面、所述封裝材料、和所述半導(dǎo)體芯片封裝體的第一積聚層；所述第一積聚層為ABF增層、光敏感介電層、或其它積聚物介電材料層。

進(jìn)一步地，所述第一積聚層在位于半導(dǎo)體芯片封裝體外部電極和線路板的線路層上方設(shè)有盲孔；所述第一積聚層上設(shè)有第一重布線層，且所述第一積聚層上的第一重布線層經(jīng)過(guò)所述盲孔與半導(dǎo)體芯片封裝體的外部電極和線路板上的線路層電氣互連。

進(jìn)一步地，所述線路板第一表面上的封裝材料上還設(shè)有第二重布線層，所述第二重布線層經(jīng)導(dǎo)電盲孔和線路板上的線路層和/或半導(dǎo)體芯片封裝體外部電極電氣互連。

進(jìn)一步地，所述第一重布線層和/或第二重布線層上覆蓋有第二積聚層，所述第二積聚層上形成有與第一重布線層和/或第二重布線層電氣互連的第三重布線層，所述第二積聚層為 ABF增層、光敏感介電層、或其它積聚物介電層。

進(jìn)一步地，所述嵌入式封裝結(jié)構(gòu)還包括至少覆蓋最外側(cè)線路層的焊料掩膜、和設(shè)置于所述焊料掩膜中的開(kāi)口；所述掩模開(kāi)口內(nèi)的線路層形成連接外部元件的焊盤(pán)。

進(jìn)一步地，所述嵌入式封裝結(jié)構(gòu)還包括貼裝焊料掩膜上方的半導(dǎo)體封裝器件和/或被動(dòng)電子元件，所述被動(dòng)電子元件包括電容、電阻、電感元件中的任一種或多種的組合，所述半導(dǎo)體封裝器件和/或被動(dòng)電子元件通過(guò)所述焊盤(pán)和第三重布線層電氣互連。

本發(fā)明采用的另一個(gè)技術(shù)方案之中提供的一種基于半導(dǎo)體芯片封裝體的嵌入式封裝結(jié)構(gòu)的封裝方法，所述封裝方法包括以下步驟：

S1、提供線路板，其具有相對(duì)設(shè)置的第一表面和第二表面，所述線路板上設(shè)置有至少一個(gè)用于容置半導(dǎo)體芯片封裝體的開(kāi)口或空腔；

S2、在所述線路板的第二表面上貼附粘接膜，并將所述半導(dǎo)體芯片封裝體置入所述開(kāi)口或空腔，且使所述半導(dǎo)體芯片封裝體與粘接膜粘接固定；

S3、至少在所述線路板的第一表面及所述開(kāi)口或空腔上施加封裝材料，使所述線路板的第一表面被封裝材料覆蓋，以及使所述開(kāi)口或空腔被封裝材料及所述半導(dǎo)體芯片封裝體完全填充；

S4、去除所述粘接膜，并將所述線路板翻轉(zhuǎn)；

S5、在所述線路板第二表面、半導(dǎo)體芯片封裝體及與所述線路板第二表面共平面的封裝材料表面上覆蓋一層以上積聚層；

S6、在所述積聚層上形成至少用于電氣連接半導(dǎo)體芯片封裝體和線路板的重布線層。

在一較佳實(shí)施例中，所述步驟S6包括：

在位于半導(dǎo)體芯片封裝體外部電極和線路板的線路層上方的第一積聚層設(shè)置盲孔，并形成經(jīng)過(guò)所述盲孔與半導(dǎo)體芯片封裝體的外部電極和線路板上的線路層電氣互連的第一重布線層；

在線路板第一表面上的封裝材料上設(shè)置第二重布線層；所述第二重布線層經(jīng)導(dǎo)電盲孔和線路板上的線路層和/或半導(dǎo)體芯片封裝體的外部電極電氣互連；

在第一重布線層和第二重布線層上形成第二積聚層，并在第二積聚層上設(shè)置導(dǎo)電盲孔，并形成經(jīng)導(dǎo)電盲孔電氣連接第一重布線層和/或第二重布線層的第三重布線層。

進(jìn)一步地，所述步驟S6后還包括：

在嵌入式封裝結(jié)構(gòu)的最外側(cè)線路層上形成焊料掩膜，且在線路層上方的焊料掩膜上進(jìn)行 開(kāi)口并形成相應(yīng)焊盤(pán)；

在焊料掩膜上方貼裝半導(dǎo)體封裝器件和/或被動(dòng)電子元件，所述半導(dǎo)體封裝器件和/或被動(dòng)電子元件通過(guò)所述焊盤(pán)與第三重布線層電氣互連。

與現(xiàn)有技術(shù)相比，本發(fā)明至少具有如下優(yōu)點(diǎn)：

半導(dǎo)體芯片封裝體與線路板的電氣連接無(wú)需焊錫連接方案，而采用簡(jiǎn)潔的銅重布線(RDL)方案，工藝穩(wěn)定且可靠性高；

可滿足更為精密的半導(dǎo)體芯片封裝體的組裝需求，如半導(dǎo)體芯片封裝體的焊盤(pán)/焊盤(pán)間距可縮小到150微米/200微米以下；

半導(dǎo)體芯片封裝體的嵌入式組裝使線路板的表面面積得到充分釋放，可以實(shí)現(xiàn)系統(tǒng)組裝面積大幅縮減，縮減比例可以超過(guò)50％。

附圖說(shuō)明

圖1是本發(fā)明一優(yōu)選實(shí)施例中嵌入式封裝結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖1a～1m是本發(fā)明一優(yōu)選實(shí)施例中嵌入式封裝結(jié)構(gòu)的封裝方法的工藝步驟圖，其中：

圖1a是本發(fā)明一優(yōu)選實(shí)施例中線路板的結(jié)構(gòu)示意圖；

圖1b是本發(fā)明一優(yōu)選實(shí)施例中半導(dǎo)體芯片封裝體的安裝示意圖；

圖1c是本發(fā)明一優(yōu)選實(shí)施例中半導(dǎo)體芯片封裝體的封裝結(jié)構(gòu)示意圖；

圖1d是本發(fā)明一優(yōu)選實(shí)施例中半導(dǎo)體芯片封裝體安裝后的封裝結(jié)構(gòu)示意圖；

圖1e是本發(fā)明一優(yōu)選實(shí)施例中包括封裝材料的封裝結(jié)構(gòu)示意圖；

圖1f是本發(fā)明一優(yōu)選實(shí)施例中包括封裝材料的線路板倒置后的封裝結(jié)構(gòu)示意圖；

圖1g是本發(fā)明一優(yōu)選實(shí)施例中包括第一積聚層的封裝結(jié)構(gòu)示意圖；

圖1h是本發(fā)明一優(yōu)選實(shí)施例中在第一積聚層和封裝材料上盲孔的封裝結(jié)構(gòu)示意圖；

圖1i是本發(fā)明一優(yōu)選實(shí)施例中包括第一重布線層和第二重布線層的封裝結(jié)構(gòu)示意圖；

圖1j是本發(fā)明一優(yōu)選實(shí)施例中包括第二積聚層的封裝結(jié)構(gòu)示意圖；

圖1k是本發(fā)明一優(yōu)選實(shí)施例中包括第三重布線層的封裝結(jié)構(gòu)示意圖；

圖1l是本發(fā)明一優(yōu)選實(shí)施例中包括焊料掩膜的封裝結(jié)構(gòu)示意圖；

圖1m是本發(fā)明一優(yōu)選實(shí)施例中半導(dǎo)體芯片封裝體嵌入式封裝后完成被動(dòng)元件表面貼裝的結(jié)構(gòu)示意圖；

圖2是本發(fā)明另一優(yōu)選實(shí)施例中嵌入式封裝結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖2a～2l是本發(fā)明另一優(yōu)選實(shí)施例中嵌入式封裝結(jié)構(gòu)的封裝方法的工藝步驟圖，其中：

圖2a是本發(fā)明另一優(yōu)選實(shí)施例中線路板的結(jié)構(gòu)示意圖；

圖2b是本發(fā)明另一優(yōu)選實(shí)施例中半導(dǎo)體芯片封裝體和被動(dòng)電子元件的安裝示意圖；

圖2c是本發(fā)明另一優(yōu)選實(shí)施例中半導(dǎo)體芯片封裝體和被動(dòng)電子元件安裝后的封裝結(jié)構(gòu)示意圖；

圖2d是本發(fā)明另一優(yōu)選實(shí)施例中包括封裝材料的封裝結(jié)構(gòu)示意圖；

圖2e是本發(fā)明另一優(yōu)選實(shí)施例中包括封裝材料的線路板倒置后的封裝結(jié)構(gòu)示意圖；

圖2f是本發(fā)明另一優(yōu)選實(shí)施例中包括第一積聚層的封裝結(jié)構(gòu)示意圖；

圖2g是本發(fā)明另一優(yōu)選實(shí)施例中在第一積聚層和封裝材料上盲孔的封裝結(jié)構(gòu)示意圖；

圖2h是本發(fā)明另一優(yōu)選實(shí)施例中包括第一重布線層和第二重布線層的封裝結(jié)構(gòu)示意圖；

圖2i是本發(fā)明另一優(yōu)選實(shí)施例中包括第二積聚層的封裝結(jié)構(gòu)示意圖；

圖2j是本發(fā)明另一優(yōu)選實(shí)施例中包括第三重布線層的封裝結(jié)構(gòu)示意圖；

圖2k是本發(fā)明另一優(yōu)選實(shí)施例中包括焊料掩膜的封裝結(jié)構(gòu)示意圖；

圖2l是本發(fā)明另一優(yōu)選實(shí)施例中半導(dǎo)體芯片封裝體嵌入式封裝后完成被動(dòng)元件表面貼裝的結(jié)構(gòu)示意圖。

附圖中各部件的標(biāo)記如下：1-線路板，11-第一表面，12-第二表面，13-線路層，2-開(kāi)口或空腔，21-第一空間，22-第二空間，3-半導(dǎo)體芯片封裝體，31-半導(dǎo)體裸晶片，32-塑封材料，33-內(nèi)部導(dǎo)電引線和/或布線，34-外部電極，4-封裝材料，5-模塊對(duì)位標(biāo)識(shí)，6-重布線層，61-第一重布線層，62第二重布線層，63-第三重布線層，7-被動(dòng)電子元件，81-第一積聚層，82-第二積聚層，811、812、813-開(kāi)口，10-焊料掩膜，101-半導(dǎo)體封裝器件和/或被動(dòng)電子元件，201-粘接膜。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明的較佳實(shí)施例進(jìn)行詳細(xì)闡述，以使本發(fā)明的優(yōu)點(diǎn)和特征能更易于被本領(lǐng)域技術(shù)人員理解，從而對(duì)本發(fā)明的保護(hù)范圍做出更為清楚明確的界定。

本發(fā)明的一具體實(shí)施例中的基于半導(dǎo)體芯片封裝體的嵌入式封裝結(jié)構(gòu)，參圖1所示，該嵌入式封裝結(jié)構(gòu)具體包括：

線路板1，即用于封裝半導(dǎo)體芯片封裝體的線路載板，其具有相對(duì)設(shè)置的第一表面11和第二表面12；

設(shè)于所述線路板1內(nèi)的、至少一個(gè)用以容置半導(dǎo)體芯片封裝體3的開(kāi)口或空腔2；

設(shè)置于所述開(kāi)口或空腔2內(nèi)的半導(dǎo)體芯片封裝體3；

封裝材料4，至少用以覆蓋線路板的第一表面11、模塊對(duì)位標(biāo)識(shí)5及填充所述開(kāi)口或空腔2內(nèi)未被半導(dǎo)體芯片封裝體3占據(jù)的空間；

重布線層6，至少用于電氣連接半導(dǎo)體芯片封裝體3和線路板1。

結(jié)合圖1a、1b所示，線路板的第一表面11、第二表面12、以及位于第一表面11和第二表面12之間的區(qū)域分別設(shè)有線路層13，模塊對(duì)位標(biāo)識(shí)5設(shè)置于線路板1的第一表面，且模塊對(duì)位標(biāo)識(shí)5的表面與線路板的第二表面分別對(duì)應(yīng)線路板的最高表面與最低表面。模塊對(duì)位標(biāo)識(shí)5用以實(shí)現(xiàn)精確的半導(dǎo)體芯片封裝體布置和導(dǎo)電線路互連，全部標(biāo)識(shí)或部分標(biāo)識(shí)同時(shí)成為連接線路和提供導(dǎo)電功能。

所述開(kāi)口或空腔2在豎直方向上的最高表面和最低表面分別為所述線路板1的最高表面或所述模塊對(duì)位標(biāo)識(shí)5表面和所述線路板1的第二表面12或其最低表面，而所述開(kāi)口或空腔2在水平方向上的邊界為所述線路板1在第一表面11和第二表面12之間的開(kāi)口或空腔2之側(cè)壁，同時(shí)所述開(kāi)口或空腔2包括第一空間21和第二空間22，其中所述第一空間21分布在所述線路板1的第一表面11和第二表面12之間，所述第二空間22分布在所述線路板1的第一表面11與所述模塊對(duì)位標(biāo)識(shí)5表面之間，且所述第一空間21的側(cè)壁為所述線路板第一表面11和第二表面12之間的線路板1連續(xù)截面，而所述第二空間21無(wú)側(cè)壁。

結(jié)合圖1c所示，半導(dǎo)體芯片封裝體3內(nèi)有至少一顆半導(dǎo)體裸晶片(Bare Die)31。其中，半導(dǎo)體裸晶片是在半導(dǎo)體片材上進(jìn)行浸蝕、布線等制成的、能實(shí)現(xiàn)特定功能的一類半導(dǎo)體器件。而通過(guò)將上述半導(dǎo)體裸晶片31利用塑封材料32進(jìn)行塑封封裝可得到半導(dǎo)體芯片封裝體3。半導(dǎo)體芯片封裝體3設(shè)置于所述開(kāi)口或空腔2內(nèi)，半導(dǎo)體芯片封裝體3包括與半導(dǎo)體芯片封裝體內(nèi)半導(dǎo)體裸晶片31的電極/焊盤(pán)電氣連接，并從所述半導(dǎo)體裸晶片31向外延伸的封裝體內(nèi)部導(dǎo)電引線和/或布線33和外部電極34，外部電極34經(jīng)內(nèi)部導(dǎo)電引線和/或布線與半導(dǎo)體芯片封裝體內(nèi)的半導(dǎo)體裸晶片31上的電極/焊盤(pán)電氣互連。半導(dǎo)體芯片封裝體的外部電極34可以為金屬銅層或覆蓋了鎳/金層的金屬銅層。半導(dǎo)體芯片封裝體3可以是具有InFO、WLCSP、eWLB、FOWLP、FC-BGA、FC-CSP、WB-BGA、QFN等封裝結(jié)構(gòu)或類似結(jié)構(gòu)的半導(dǎo)體芯片封裝體。

進(jìn)一步地，本發(fā)明中半導(dǎo)體芯片封裝體3的外部電極34是裸露在空氣中的、或者被薄膜覆蓋的；所述外部電極34是銅金屬層或是有鎳/金層覆蓋的銅金屬層；所述薄膜的材料為積 聚層介電材料，可以為塑封材料、增層材料、或聚酰亞胺(Polyimide)等其它積聚層介電材料。

如本實(shí)施例中，嵌入式封裝結(jié)構(gòu)還包括至少覆蓋所述線路板1的第二表面12、所述的封裝材料4、和所述半導(dǎo)體芯片封裝體3的第一積聚層81；第一積聚層81為介電材料層，包括ABF增層、光敏感介電層、或其它介電材料層。

結(jié)合圖1i所示，第一積聚層81在位于半導(dǎo)體芯片封裝體外部電極和線路板的線路層上方設(shè)有盲孔；第一積聚層上設(shè)有第一重布線層61，且所述第一積聚層81上的第一重布線層61經(jīng)過(guò)所述盲孔與封裝體的外部電極和線路板上的線路層電氣互連。線路板第一表面11上的封裝材料4上還設(shè)有第二重布線層62，所述第二重布線層62經(jīng)導(dǎo)電盲孔和線路板上的線路層或半導(dǎo)體芯片封裝體的外部電極34電氣互連。

進(jìn)一步地，結(jié)合圖1j、1k所示，第一重布線層61和第二重布線層62上覆蓋有第二積聚層82，所述第二積聚層82上形成有分別與第一重布線層和第二重布線層電氣互連的第三重布線層63，其中，第二積聚層為ABF增層、光敏感介電層、或其它介電材料層等。

另外，嵌入式封裝結(jié)構(gòu)還包括至少覆蓋最外側(cè)線路層的焊料掩膜10、設(shè)置在最外側(cè)線路層上方所述焊料掩膜的開(kāi)口，在所述開(kāi)口中形成的焊盤(pán)，焊料掩膜10上方貼裝有其它半導(dǎo)體封裝器件和/或被動(dòng)電子元件101，被動(dòng)電子元件包括但不限于電容、電阻、電感等元件，半導(dǎo)體封裝器件和/或被動(dòng)電子元件101通過(guò)所述焊盤(pán)與第三重布線層電氣互連。在本實(shí)施例中，第一積聚層和第二積聚層均已ABF增層為例進(jìn)行說(shuō)明，在其它實(shí)施例中第一積聚層和第二積聚層也可以為其它介電材料層。

上述實(shí)施例僅為本發(fā)明的一優(yōu)選實(shí)施例，應(yīng)當(dāng)理解的是，在其它實(shí)施例中第一積聚層、第二積聚層、第一重布線層、第二重布線層及第三重布線層可以選擇性設(shè)置，如僅設(shè)置第一積聚層、第一重布線層和第二重布線層；另外，在除上述積聚層和重布線層之外還可進(jìn)一步設(shè)置其它用于電氣連接的互連層，只要能達(dá)到其它半導(dǎo)體封裝器件和/或被動(dòng)電子元件101與半導(dǎo)體芯片封裝體或線路板電氣連接的封裝結(jié)構(gòu)均屬于本發(fā)明所保護(hù)的范圍。

本發(fā)明的另一方面還提供了一種基于半導(dǎo)體芯片封裝體的嵌入式封裝結(jié)構(gòu)的封裝方法，包括以下步驟：

S1、提供線路板，其具有相對(duì)設(shè)置的第一表面和第二表面，所述線路板上設(shè)置有至少一個(gè)用于容置半導(dǎo)體芯片封裝體的開(kāi)口或空腔，且在所述線路板的第一表面上開(kāi)口或空腔四周設(shè)置有模塊對(duì)位標(biāo)識(shí)；

S2、在所述線路板的第二表面上貼附粘接膜，并將所述半導(dǎo)體芯片封裝體置入所述開(kāi)口或空腔，且使所述半導(dǎo)體芯片封裝體與粘接膜粘接固定；

S3、至少在所述線路板的第一表面、模塊對(duì)位標(biāo)識(shí)及所述開(kāi)口或空腔上施加封裝材料，使所述線路板的第一表面、模塊對(duì)位標(biāo)識(shí)被封裝材料覆蓋，以及使所述開(kāi)口或空腔被封裝材料及所述半導(dǎo)體芯片封裝體完全填充；

S4、去除所述粘接膜，并將所述線路板翻轉(zhuǎn)；

S5、在所述線路板第二表面、半導(dǎo)體芯片封裝體及與所述線路板第二表面共平面的封裝材料表面上覆蓋一層以上積聚層；

S6、在所述積聚層上形成至少用于電氣連接半導(dǎo)體芯片封裝體和線路板的重布線層。

具體地，以下結(jié)合附圖所示對(duì)本發(fā)明一優(yōu)選實(shí)施例中嵌入式封裝結(jié)構(gòu)的封裝方法作詳細(xì)說(shuō)明。

參圖1a所示，提供線路板1，其具有相對(duì)設(shè)置的第一表面11和第二表面12，線路板的第一表面11、第二表面12、以及位于第一表面11和第二表面12之間的區(qū)域分別設(shè)有線路層13。線路板1上包括至少一個(gè)用以容置半導(dǎo)體芯片封裝體3的開(kāi)口或空腔2。優(yōu)選地，本實(shí)施例中包括多個(gè)開(kāi)口或空腔2，分別用于容置半導(dǎo)體芯片封裝體3。

模塊對(duì)位標(biāo)識(shí)5設(shè)置于線路板1的第一表面，且模塊對(duì)位標(biāo)識(shí)5的表面與線路板的第二表面分別對(duì)應(yīng)線路板的最高表面與最低表面。

參圖1b、1d所示，在線路板1的第二表面12上貼附粘接膜201，并將所述半導(dǎo)體芯片封裝體3以倒置形態(tài)置入所述開(kāi)口或空腔2，且使所述半導(dǎo)體芯片封裝體3的外部電極與粘接膜201粘接固定于開(kāi)口或空腔2內(nèi)。

其中，本實(shí)施例中半導(dǎo)體芯片封裝體3的結(jié)構(gòu)示意圖參圖1c所示，半導(dǎo)體芯片封裝體3內(nèi)有至少一顆半導(dǎo)體裸晶片31，且是帶有塑封材料32封裝的半導(dǎo)體芯片封裝體，半導(dǎo)體芯片封裝體3包括內(nèi)部導(dǎo)電引線和/或布線33和外部電極34，內(nèi)部導(dǎo)電引線和/或布線33與半導(dǎo)體芯片封裝體內(nèi)的半導(dǎo)體裸晶片31上的電極/焊盤(pán)電氣互連，外部電極34經(jīng)內(nèi)部導(dǎo)電引線和/或布線與半導(dǎo)體芯片封裝體內(nèi)的半導(dǎo)體裸晶片31上的電極和/或焊盤(pán)電氣互連。

參圖1e所示，在線路板的第一表面11、模塊對(duì)位標(biāo)識(shí)5上方以及填充所述開(kāi)口或空腔2內(nèi)未被半導(dǎo)體芯片封裝體3占據(jù)的空間塑封形成一層封裝材料4。

在該步驟中，還可對(duì)封裝材料4進(jìn)行平整化處理。

其中，封裝材料4可以是模塑化合物(Molding compound)、環(huán)氧樹(shù)脂、或環(huán)氧樹(shù)脂/填 料復(fù)合物等，其填充到開(kāi)口或空腔2以及作為一個(gè)平坦堆積層而覆蓋線路板1的第一表面11。

參圖1f所示，去除所述粘接膜201，并將上述線路板1翻轉(zhuǎn)。

參圖1g、1h及1i所示，在翻轉(zhuǎn)后的線路板1的第二表面12上形成至少覆蓋線路板1的第二表面12、封裝材料4、和半導(dǎo)體芯片封裝體3的第一積聚層81，并在半導(dǎo)體芯片封裝體3的外部電極34的上方的第一積聚層81去除形成開(kāi)口811，形成的開(kāi)口811方式有激光打孔、光刻等。然后在第一積聚層81上通過(guò)開(kāi)口811形成第一重布線層61(RDL)；同樣地，在線路板1的第一表面11上的封裝材料4的表面同樣可以利用激光開(kāi)口的工藝去除對(duì)應(yīng)的封裝材料形成開(kāi)口812，并在封裝材料上通過(guò)開(kāi)口812形成第二重布線層62。重布線層的形成方法包括金屬著膜、干膜壓合、曝光圖案、顯影、鍍銅、去膜、銅蝕刻的一序列工藝；或者包括金屬著膜、鍍銅、干膜壓合、曝光圖案、顯影、銅刻蝕、去膜的一序列工藝。

參圖1j、1k所示，在第一重布線層61及第二重布線層62上方形成第二積聚層82，在第二積聚層82上形成有開(kāi)口813，在線路板第一表面上的第二積聚層設(shè)置導(dǎo)電盲孔，并在第二積聚層81上通過(guò)開(kāi)口813形成經(jīng)導(dǎo)電盲孔和第一重布線層61和/或第二重布線層62電氣互連的第三重布線層63。本實(shí)施例中第三重布線層分別位于封裝結(jié)構(gòu)的上下兩側(cè)。

參圖1l所示，在嵌入式封裝結(jié)構(gòu)的最外側(cè)線路層上形成焊料掩膜10，在最外側(cè)線路層上方的焊料掩膜上進(jìn)行開(kāi)口，并在焊料掩膜的開(kāi)口處的銅電極表面進(jìn)行化鎳浸金的工藝以沉積鎳/金層后形成焊盤(pán)；

最后參圖1m所示，在焊料掩膜10中開(kāi)口的上方貼裝半導(dǎo)體封裝器件和/或被動(dòng)電子元件101，所述半導(dǎo)體封裝器件和/或被動(dòng)電子元件通過(guò)所述焊盤(pán)與第三重布線層電氣互連。

而在另一些較為優(yōu)選的實(shí)施例中，被封裝的對(duì)象除了所述的半導(dǎo)體芯片封裝體3，還涉及一個(gè)或多個(gè)被動(dòng)電子元件7。其中一種典型的嵌入式封裝結(jié)構(gòu)可參閱圖2所示，而其封裝方法參圖2a-圖2l所示，該封裝方法與前述封裝方法(圖1a-圖1m)基本相同，其增加了收容被動(dòng)電子元件7的開(kāi)口或空腔2，在被動(dòng)電子元件7所在的開(kāi)口或空腔2對(duì)應(yīng)位置對(duì)應(yīng)進(jìn)行第一重布線層61和第三重布線層63封裝。

具體地，本發(fā)明的另一具體實(shí)施例中的基于半導(dǎo)體芯片封裝體的嵌入式封裝結(jié)構(gòu)，參圖2所示，該嵌入式封裝結(jié)構(gòu)具體包括：

線路板1，即用于封裝半導(dǎo)體芯片封裝體和被動(dòng)電子元件的線路載板，其具有相對(duì)設(shè)置的第一表面11和第二表面12；

設(shè)于所述線路板1內(nèi)的、至少一個(gè)用以容置半導(dǎo)體芯片封裝體3以及至少一個(gè)用以容置 被動(dòng)電子元件7的開(kāi)口或空腔2；

設(shè)置于所述開(kāi)口或空腔2內(nèi)的半導(dǎo)體芯片封裝體3和被動(dòng)電子元件7；

封裝材料4，至少用以覆蓋線路板的第一表面11、模塊對(duì)位標(biāo)識(shí)5及填充所述開(kāi)口或空腔2內(nèi)未被半導(dǎo)體芯片封裝體3和被動(dòng)電子元件7占據(jù)的空間；

重布線層6，至少用于電氣連接半導(dǎo)體芯片封裝體3、被動(dòng)電子元件7和線路板1。

結(jié)合圖2a、2b所示，線路板的第一表面11、第二表面12、以及位于第一表面11和第二表面12之間的區(qū)域分別設(shè)有線路層13，模塊對(duì)位標(biāo)識(shí)5設(shè)置于線路板1的第一表面，且模塊對(duì)位標(biāo)識(shí)5的表面與線路板的第二表面分別對(duì)應(yīng)線路板的最高表面與最低表面。模塊對(duì)位標(biāo)識(shí)5用以實(shí)現(xiàn)精確的半導(dǎo)體芯片封裝體和被動(dòng)電子元件的布置和導(dǎo)電線路互連，全部標(biāo)識(shí)或部分標(biāo)識(shí)同時(shí)成為連接線路和提供導(dǎo)電功能。

所述開(kāi)口或空腔2在豎直方向上的最高表面和最低表面分別為所述線路板1的最高表面或所述模塊對(duì)位標(biāo)識(shí)5表面和所述線路板1的第二表面12或其最低表面，而所述開(kāi)口或空腔2在水平方向上的邊界為所述線路板1在第一表面11和第二表面12之間的開(kāi)口或空腔2之側(cè)壁，同時(shí)所述開(kāi)口或空腔2包括第一空間21和第二空間22，其中所述第一空間21分布在所述線路板1的第一表面11和第二表面12之間，所述第二空間22分布在所述線路板1的第一表面11與所述模塊對(duì)位標(biāo)識(shí)5表面之間，且所述第一空間21的側(cè)壁為所述線路板第一表面11和第二表面12之間的線路板1連續(xù)截面，而所述第二空間21無(wú)側(cè)壁。

與上述實(shí)施例相同地，半導(dǎo)體芯片封裝體3內(nèi)有至少一顆半導(dǎo)體裸晶片(Bare Die)31。其中，半導(dǎo)體裸晶片是在半導(dǎo)體片材上進(jìn)行浸蝕、布線等制成的、能實(shí)現(xiàn)特定功能的一類半導(dǎo)體器件。而通過(guò)將上述半導(dǎo)體裸晶片31利用塑封材料32進(jìn)行塑封封裝可得到半導(dǎo)體芯片封裝體3。半導(dǎo)體芯片封裝體3設(shè)置于所述開(kāi)口或空腔2內(nèi)，半導(dǎo)體芯片封裝體3包括與半導(dǎo)體芯片封裝體內(nèi)半導(dǎo)體裸晶片31的電極/焊盤(pán)電氣連接，并從所述半導(dǎo)體裸晶片31向外延伸的封裝體內(nèi)部導(dǎo)電引線和/或布線33和外部電極34，外部電極34經(jīng)內(nèi)部導(dǎo)電引線和/或布線與半導(dǎo)體芯片封裝體內(nèi)的半導(dǎo)體裸晶片31上的電極/焊盤(pán)電氣互連。半導(dǎo)體芯片封裝體的外部電極34可以為金屬銅層或覆蓋了鎳/金層的金屬銅層。半導(dǎo)體芯片封裝體3可以是具有InFO、WLCSP、eWLB、FOWLP、FC-BGA、FC-CSP、WB-BGA、QFN等封裝結(jié)構(gòu)或類似結(jié)構(gòu)的半導(dǎo)體芯片封裝體。

與圖1所示的實(shí)施例不同的是，本實(shí)施例中部分開(kāi)口或空腔2內(nèi)用于安裝半導(dǎo)體芯片封裝體3，而另外的開(kāi)口或空腔2用于安裝其它被動(dòng)電子元件7，被動(dòng)電子元件包括但不限于電 容、電阻、電感等元件，封裝材料4還用于填充所述開(kāi)口或空腔內(nèi)未被被動(dòng)電子元件7占據(jù)的空間。

進(jìn)一步地，本發(fā)明中半導(dǎo)體芯片封裝體3的外部電極34是裸露在空氣中的、或者被薄膜覆蓋的；所述外部電極34是銅金屬層或是有鎳/金層覆蓋的銅金屬層；所述薄膜的材料為積聚層介電材料，可以為塑封材料、增層材料、或聚酰亞胺(Polyimide)等其它積聚層介電材料。

如本實(shí)施例中，嵌入式封裝結(jié)構(gòu)還包括至少覆蓋所述線路板1的第二表面12、所述的封裝材料4、所述半導(dǎo)體芯片封裝體3和所述被動(dòng)電子元件7的第一積聚層81；第一積聚層81為介電材料層，包括ABF增層、光敏感介電層、或其它介電材料層。

結(jié)合圖2h所示，第一積聚層81在位于半導(dǎo)體芯片封裝體外部電極、被動(dòng)電子元件和線路板的線路層上方設(shè)有盲孔；第一積聚層上設(shè)有第一重布線層61，且所述第一積聚層81上的第一重布線層61經(jīng)過(guò)所述盲孔與封裝體的外部電極、被動(dòng)電子元件和線路板上的線路層電氣互連。線路板第一表面11上的封裝材料4上還設(shè)有第二重布線層62，所述第二重布線層62經(jīng)導(dǎo)電盲孔和線路板上的線路層或半導(dǎo)體芯片封裝體的外部電極34或被動(dòng)電子元件7電氣互連。

進(jìn)一步地，結(jié)合圖2i、2j所示，第一重布線層61和第二重布線層62上覆蓋有第二積聚層82，所述第二積聚層82上形成有分別與第一重布線層和第二重布線層電氣互連的第三重布線層63，其中，第二積聚層為ABF增層、光敏感介電層、或其它介電材料層等。

另外，嵌入式封裝結(jié)構(gòu)還包括至少覆蓋最外側(cè)線路層的焊料掩膜10、設(shè)置在最外側(cè)線路層上方所述焊料掩膜的開(kāi)口，在所述開(kāi)口中形成的焊盤(pán)，焊料掩膜10上方貼裝有其它半導(dǎo)體封裝器件和/或被動(dòng)電子元件101，被動(dòng)電子元件包括但不限于電容、電阻、電感等元件，半導(dǎo)體封裝器件和/或被動(dòng)電子元件101通過(guò)所述焊盤(pán)與第三重布線層電氣互連。在本實(shí)施例中，第一積聚層和第二積聚層均已ABF增層為例進(jìn)行說(shuō)明，在其它實(shí)施例中第一積聚層和第二積聚層也可以為其它介電材料層。

上述實(shí)施例僅為本發(fā)明的一優(yōu)選實(shí)施例，應(yīng)當(dāng)理解的是，在其它實(shí)施例中第一積聚層、第二積聚層、第一重布線層、第二重布線層及第三重布線層可以選擇性設(shè)置，如僅設(shè)置第一積聚層、第一重布線層和第二重布線層；另外，在除上述積聚層和重布線層之外還可進(jìn)一步設(shè)置其它用于電氣連接的互連層，只要能達(dá)到其它半導(dǎo)體封裝器件和/或被動(dòng)電子元件101與半導(dǎo)體芯片封裝體、被動(dòng)電子元件或線路板電氣連接的封裝結(jié)構(gòu)均屬于本發(fā)明所保護(hù)的范圍。

本發(fā)明的另一方面還提供了一種基于半導(dǎo)體芯片封裝體的嵌入式封裝結(jié)構(gòu)的封裝方法，包括以下步驟：

S1、提供線路板，其具有相對(duì)設(shè)置的第一表面和第二表面，所述線路板上設(shè)置有至少一個(gè)用于容置半導(dǎo)體芯片封裝體以及至少一個(gè)用于容置被動(dòng)電子元件的開(kāi)口或空腔，且在所述線路板的第一表面上開(kāi)口或空腔四周設(shè)置有模塊對(duì)位標(biāo)識(shí)；

S2、在所述線路板的第二表面上貼附粘接膜，并將所述半導(dǎo)體芯片封裝體和被動(dòng)電子元件置入所述開(kāi)口或空腔，且使所述半導(dǎo)體芯片封裝體、被動(dòng)電子元件與粘接膜粘接固定；

S3、至少在所述線路板的第一表面、模塊對(duì)位標(biāo)識(shí)及所述開(kāi)口或空腔上施加封裝材料，使所述線路板的第一表面、模塊對(duì)位標(biāo)識(shí)被封裝材料覆蓋，以及使所述開(kāi)口或空腔被封裝材料及所述半導(dǎo)體芯片封裝體和被動(dòng)電子元件完全填充；

S4、去除所述粘接膜，并將所述線路板翻轉(zhuǎn)；

S5、在所述線路板第二表面、半導(dǎo)體芯片封裝體、被動(dòng)電子元件及與所述線路板第二表面共平面的封裝材料表面上覆蓋一層以上積聚層；

S6、在所述積聚層上形成至少用于電氣連接半導(dǎo)體芯片封裝體、被動(dòng)電子元件和線路板的重布線層。

具體地，以下結(jié)合附圖所示對(duì)本發(fā)明一優(yōu)選實(shí)施例中嵌入式封裝結(jié)構(gòu)的封裝方法作詳細(xì)說(shuō)明。

參圖2a所示，提供線路板1，其具有相對(duì)設(shè)置的第一表面11和第二表面12，線路板的第一表面11、第二表面12、以及位于第一表面11和第二表面12之間的區(qū)域分別設(shè)有線路層13。線路板1上包括至少一個(gè)用以容置半導(dǎo)體芯片封裝體3和至少一個(gè)用以容置被動(dòng)電子元件7的開(kāi)口或空腔2。優(yōu)選地，本實(shí)施例中包括多個(gè)開(kāi)口或空腔2，分別用于容置半導(dǎo)體芯片封裝體3和其它電子元件7。

模塊對(duì)位標(biāo)識(shí)5設(shè)置于線路板1的第一表面，且模塊對(duì)位標(biāo)識(shí)5的表面與線路板的第二表面分別對(duì)應(yīng)線路板的最高表面與最低表面。

參圖2b、2c所示，在線路板1的第二表面12上貼附粘接膜201，并將所述半導(dǎo)體芯片封裝體3、被動(dòng)電子元件7以倒置形態(tài)置入所述開(kāi)口或空腔2，且使所述半導(dǎo)體芯片封裝體3的外部電極、被動(dòng)電子元件7與粘接膜201粘接固定于開(kāi)口或空腔2內(nèi)。

其中，與第一實(shí)施例中圖1c所示的半導(dǎo)體芯片封裝體32結(jié)構(gòu)相同，本實(shí)施例中半導(dǎo)體芯片封裝體3內(nèi)有至少一顆半導(dǎo)體裸晶片31，且是帶有塑封材料32封裝的半導(dǎo)體芯片封裝 體，半導(dǎo)體芯片封裝體3包括內(nèi)部導(dǎo)電引線和/或布線33和外部電極34，內(nèi)部導(dǎo)電引線和/或布線33與半導(dǎo)體芯片封裝體內(nèi)的半導(dǎo)體裸晶片31上的電極/焊盤(pán)電氣互連，外部電極34經(jīng)內(nèi)部導(dǎo)電引線和/或布線與半導(dǎo)體芯片封裝體內(nèi)的半導(dǎo)體裸晶片31上的電極和/或焊盤(pán)電氣互連。

參圖2d所示，在線路板的第一表面11、模塊對(duì)位標(biāo)識(shí)5上方以及填充所述開(kāi)口或空腔2內(nèi)未被半導(dǎo)體芯片封裝體3、被動(dòng)電子元件7占據(jù)的空間塑封形成一層封裝材料4。

在該步驟中，還可對(duì)封裝材料4進(jìn)行平整化處理。

其中，封裝材料4可以是模塑化合物(Molding compound)、環(huán)氧樹(shù)脂、或環(huán)氧樹(shù)脂/填料復(fù)合物等，其填充到開(kāi)口或空腔2以及作為一個(gè)平坦堆積層而覆蓋線路板1的第一表面11。

參圖2e所示，去除所述粘接膜201，并將上述線路板1翻轉(zhuǎn)。

參圖2f、2g及2h所示，在翻轉(zhuǎn)后的線路板1的第二表面12上形成至少覆蓋線路板1的第二表面12、封裝材料4、半導(dǎo)體芯片封裝體3和被動(dòng)電子元件7的第一積聚層81，并在半導(dǎo)體芯片封裝體3的外部電極34和被動(dòng)電子元件7的上方的第一積聚層81去除形成開(kāi)口811，形成的開(kāi)口811方式有激光打孔、光刻等。然后在第一積聚層81上通過(guò)開(kāi)口811形成第一重布線層61(RDL)；同樣地，在線路板1的第一表面11上的封裝材料4的表面同樣可以利用激光開(kāi)口的工藝去除對(duì)應(yīng)的封裝材料形成開(kāi)口812，并在封裝材料上通過(guò)開(kāi)口812形成第二重布線層62。重布線層的形成方法包括金屬著膜、干膜壓合、曝光圖案、顯影、鍍銅、去膜、銅蝕刻的一序列工藝；或者包括金屬著膜、鍍銅、干膜壓合、曝光圖案、顯影、銅刻蝕、去膜的一序列工藝。

參圖2i、2j所示，在第一重布線層61及第二重布線層62上方形成第二積聚層82，在第二積聚層82上形成有開(kāi)口813，在線路板第一表面上的第二積聚層設(shè)置導(dǎo)電盲孔，并在第二積聚層81上通過(guò)開(kāi)口813形成經(jīng)導(dǎo)電盲孔和第一重布線層61和/或第二重布線層62電氣互連的第三重布線層63。本實(shí)施例中第三重布線層分別位于封裝結(jié)構(gòu)的上下兩側(cè)。

參圖2k所示，在嵌入式封裝結(jié)構(gòu)的最外側(cè)線路層上形成焊料掩膜10，在最外側(cè)線路層上方的焊料掩膜上進(jìn)行開(kāi)口，并在焊料掩膜的開(kāi)口處的銅電極表面進(jìn)行化鎳浸金的工藝以沉積鎳/金層后形成焊盤(pán)；

最后參圖2l所示，在焊料掩膜10中開(kāi)口的上方貼裝半導(dǎo)體封裝器件和/或被動(dòng)電子元件101，所述半導(dǎo)體封裝器件和/或被動(dòng)電子元件通過(guò)所述焊盤(pán)與第三重布線層電氣互連。

與現(xiàn)有技術(shù)相比，本發(fā)明中的半導(dǎo)體芯片封裝體組裝采用線路板嵌入式技術(shù)方案，可以 簡(jiǎn)化半導(dǎo)體芯片封裝體的組裝工藝流程，提高組裝品質(zhì)和性能，有效減小組裝面積，具體包括：

半導(dǎo)體芯片封裝體與線路板的電氣連接無(wú)需焊錫連接方案，而采用簡(jiǎn)潔的銅重布線(RDL)方案，工藝穩(wěn)定且可靠性高；

可滿足更為精密的半導(dǎo)體芯片封裝體的組裝需求，如半導(dǎo)體芯片封裝體的焊盤(pán)/焊盤(pán)間距可縮小到150微米/200微米以下；

半導(dǎo)體芯片封裝體的嵌入式組裝使線路板的表面面積得到充分釋放，可以實(shí)現(xiàn)系統(tǒng)組裝面積大幅縮減，縮減比例可以超過(guò)50％。

應(yīng)當(dāng)理解，以上所述僅為本發(fā)明的實(shí)施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說(shuō)明書(shū)及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護(hù)范圍內(nèi)。