在此描述的實(shí)施例涉及半導(dǎo)體存儲(chǔ)裝置及其制造方法。

背景技術(shù)：

盡管傳統(tǒng)上NAND閃速存儲(chǔ)器的平面結(jié)構(gòu)已被縮小以提高位密度和降低位成本(bit cost)，但此縮小正接近極限。因此，近年來(lái)，已提出在豎直方向上層疊存儲(chǔ)單元(memory cell)的技術(shù)。存儲(chǔ)單元的數(shù)據(jù)保持特性在這種層疊的存儲(chǔ)裝置中是成問(wèn)題的。

技術(shù)實(shí)現(xiàn)要素：

一般而言，根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體存儲(chǔ)裝置包括基板、設(shè)置在所述基板上且在豎直方向上延伸的半導(dǎo)體柱、設(shè)置在所述半導(dǎo)體柱的側(cè)方且在第一方向上延伸的多個(gè)第一電極膜。所述多個(gè)第一電極膜沿著所述豎直方向彼此分離地配置。所述半導(dǎo)體存儲(chǔ)裝置進(jìn)一步包括設(shè)置在所述半導(dǎo)體柱與所述第一電極膜之間的多個(gè)第二電極膜。所述多個(gè)第二電極膜沿著所述豎直方向彼此分離地配置。所述半導(dǎo)體存儲(chǔ)裝置進(jìn)一步包括設(shè)置在所述半導(dǎo)體柱與所述第二電極膜之間的第一絕緣膜，以及設(shè)置在所述第二電極膜與所述第一電極膜之間的第二絕緣膜。

附圖說(shuō)明

圖1是示出根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的透視圖；

圖2是示出根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖3是示出圖2所示的區(qū)域A的橫截面圖；

圖4是沿著圖2所示的線B-B’的橫截面圖；

圖5A至圖17B是示出根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的平面圖和橫截面圖；

圖18是示出根據(jù)第一實(shí)施例的變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖19是示出根據(jù)第二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖20A至圖30C是示出根據(jù)第二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的平面圖和橫截面圖；

圖31是示出根據(jù)第二實(shí)施例的第一變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖32是示出根據(jù)第二實(shí)施例的第二變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖33是示出根據(jù)第二實(shí)施例的第三變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖34是示出根據(jù)第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖35A至圖37C是示出根據(jù)第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的平面圖和橫截面圖；

圖38A至38C是示出根據(jù)第三實(shí)施例的變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖39A至39C是示出根據(jù)第三實(shí)施例的變型例的半導(dǎo)體存儲(chǔ)裝置的制造方法的橫截面圖；

圖40是示出根據(jù)第四實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖41是示出圖40所示的區(qū)域E的橫截面圖；

圖42A是示出根據(jù)第四實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的橫截面圖；以及圖42B是平面圖；

圖43和圖44是示出根據(jù)第五實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖45至圖53是示出根據(jù)第五實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的橫截面圖；

圖54是示出根據(jù)第五實(shí)施例的變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖55至57是示出根據(jù)第五實(shí)施例的變型例的半導(dǎo)體存儲(chǔ)裝置的制造方法的橫截面圖；

圖58至圖59是示出根據(jù)第六實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖60是示出根據(jù)第六實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的示意電路圖；

圖61是示出根據(jù)第六實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的示意平面圖；

圖62示出根據(jù)第六實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的單元源線的連接關(guān)系；

圖63A是示出選擇NAND串(selection NAND string)和非選擇NAND串的示意電路圖，圖63B示出施加到選擇NAND串的電位，以及圖63C示出施加到非選擇NAND串的電位；

圖64是示出根據(jù)第七實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖65示出根據(jù)第七實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的單元源線的連接關(guān)系；

圖66是示出根據(jù)第八實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖；

圖67示出根據(jù)第八實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的單元源線的連接關(guān)系；

圖68是示出根據(jù)第九實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的透視圖；以及

圖69是示出根據(jù)第十實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的透視圖。

具體實(shí)施例

第一實(shí)施例

將參考附圖描述本發(fā)明的實(shí)施例。

首先，將描述第一實(shí)施例。

圖1是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的透視圖。

圖2是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

圖3是示出圖2所示的區(qū)域A的橫截面圖。

圖4是沿著圖2所示的線B-B’的橫截面圖。

如圖1和圖2所示，硅基板10被設(shè)置在根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置1中。存儲(chǔ)單元區(qū)域Rm和周邊電路區(qū)域Rc被設(shè)置在硅基板10中。在下文中，為了描述方便，在該說(shuō)明書(shū)中采用XYZ正交坐標(biāo)系。與硅基板10的上表面10a平行的兩個(gè)相互正交的方向設(shè)為X方向和Y方向；并且與上表面10a垂直的方向設(shè)為Z方向。

在存儲(chǔ)單元區(qū)域Rm中，由例如氧化硅制成的絕緣膜11(第三絕緣膜)、由例如多晶硅制成的導(dǎo)電層12、由例如鎢制成的互連層13、以及由例如多晶硅制成的導(dǎo)電層14以此次序在硅基板10上層疊。單元源線(cell source line)15由導(dǎo)電層12、互連層13、以及導(dǎo)電層14形成。在單元源線15上設(shè)置由例如氧化硅制成的絕緣膜17。在單元源線15上設(shè)置多個(gè)在Z方向上延伸的硅柱20。硅柱20由例如多晶硅制成；并且硅柱20的下端貫通絕緣膜17而被連接至單元源線15。硅柱20從Z方向來(lái)看沿著X方向和Y方向按矩陣狀排列并且具有與單個(gè)單元源線15的共同連接。

多個(gè)控制柵電極膜(第一電極膜)21被設(shè)置在硅柱20的側(cè)方而沿著Z方向彼此分離。每個(gè)控制柵電極膜21由例如鎢制成并且在Y方向上延伸。因此，在沿著Y方向排列的硅柱20之間不設(shè)置控制柵電極膜21。此外，在X方向上，兩個(gè)硅柱20與兩個(gè)控制柵電極膜21交替排列。也就是，當(dāng)沿X方向排列的硅柱20被組織成每?jī)蓚€(gè)彼此相鄰的硅柱20的多個(gè)組22時(shí)，以及當(dāng)兩個(gè)控制柵電極膜21被排列為位于組22之間時(shí)，在屬于每個(gè)組22的兩個(gè)硅柱20之間不設(shè)置控制柵電極膜21。

在硅柱20之間設(shè)置有層間絕緣膜23。在控制柵電極膜21之間、最下層的控制柵電極膜21下方、以及最上層的控制柵電極膜21上方，設(shè)置由例如氧化硅制成的層間絕緣膜24。在由多個(gè)控制柵電極膜21、層間絕緣膜23、以及層間絕緣膜24制成的層疊體25上設(shè)置硬掩膜26。

硅柱20伸出到硬掩膜26之上而與在X方向上延伸的互連27成為一體。在互連27上設(shè)置過(guò)孔28；以及在過(guò)孔28上設(shè)置在X方向上延伸的位線29。位線29通過(guò)過(guò)孔28被連接至互連27。由此，每個(gè)硅柱20被連接在位線29與單元源線15之間。也就是，半導(dǎo)體存儲(chǔ)裝置1為I狀柱型層疊存儲(chǔ)裝置。

層疊體25的Y方向端部被構(gòu)圖為階梯配置；并且在階梯配置的端部處，在Z方向上具有相同位置的多個(gè)控制柵電極膜21被束在一起。在被束的控制柵電極膜21的端部上設(shè)置有過(guò)孔38。在過(guò)孔38上設(shè)置有在Y方向上延伸的字線39。在Z方向上，字線39的位置與位線29的位置相同。字線39通過(guò)過(guò)孔38被連接至控制柵電極膜21。

如圖3和圖4所示，在硅柱20與控制柵電極膜21之間設(shè)置有由例如多晶硅制成的浮置柵電極膜(floating gate film)31(第二電極膜)。因?yàn)楦≈脰烹姌O膜31被設(shè)置在硅柱20與控制柵電極膜21之間的每個(gè)交叉處，浮置柵電極膜31按矩陣狀排列而沿著Y方向和Z方向彼此分離。如上所述，因?yàn)楣柚?0和控制柵電極膜21沿著X方向排列，浮置柵電極膜31也沿著X方向排列。結(jié)果，浮置柵電極膜31以XYZ三維矩陣配置排列。當(dāng)從Z方向看時(shí)，浮置柵電極膜31的配置為扇形，該扇形在控制柵電極膜21側(cè)較寬。因此，浮置柵電極膜31的在硅柱20側(cè)的端部的Y方向上的長(zhǎng)度L1短于浮置柵電極膜31的在控制柵電極膜21側(cè)的端部的Y方向上的長(zhǎng)度L2。

在硅柱20與浮置柵電極膜31之間設(shè)置有由例如氧化硅制成的隧穿絕緣膜(tunneling insulating film)33。在每個(gè)硅柱20處設(shè)置隧穿絕緣膜33；并且隧穿絕緣膜33的配置為帶狀配置，該帶狀配置在Z方向上延伸并且具有X方向作為厚度方向和Y方向作為寬度方向。

另一方面，阻斷絕緣膜在浮置柵電極膜31與控制柵電極膜21之間設(shè)置有阻斷絕緣膜(blocking insulating film)34。阻斷絕緣膜34例如為其中氮化硅層35、氧化硅層36、以及氮化硅層37以此次序從浮置柵電極膜31側(cè)朝向控制柵電極膜21側(cè)層疊的三層膜。氮化硅層35圍繞著浮置柵電極膜31形成以覆蓋浮置柵電極膜31的上表面31a和下表面31b。氧化硅層36和氮化硅層37圍繞著控制柵電極膜21形成以覆蓋控制柵電極膜21的上表面21a和下表面21b。

盡管隧穿絕緣膜33通常是絕緣的，但隧穿絕緣膜33為這樣的膜：當(dāng)施加半導(dǎo)體存儲(chǔ)裝置1的驅(qū)動(dòng)電壓范圍內(nèi)的電壓時(shí)，隧穿電流在該膜中流動(dòng)。阻斷絕緣膜34為這樣的膜：即使當(dāng)施加半導(dǎo)體存儲(chǔ)裝置1的驅(qū)動(dòng)電壓范圍內(nèi)的電壓時(shí)，電流在該膜中也基本不流動(dòng)。隧穿絕緣膜33的等效氧化物厚度(EOT)比阻斷絕緣膜34的等效氧化物厚度厚；并且隧穿絕緣膜33的介電常數(shù)比阻斷絕緣膜的介電常數(shù)低。

在如圖2所示的周邊電路區(qū)域Rc中，源區(qū)40s和漏區(qū)40d被彼此分離地在硅基板10中形成。源區(qū)40s與漏區(qū)40d之間的區(qū)域?yàn)闇系绤^(qū)域40c。由例如氧化硅制成的柵絕緣膜41(第四絕緣膜)被設(shè)置在硅基板10上的溝道區(qū)域40c的正上方的區(qū)域中；由例如多晶硅制成的導(dǎo)電層42和由例如鎢制成的互連層43以此次序被層疊在柵絕緣膜41上。柵電極45由導(dǎo)電層42和互連層43形成。晶體管46包括源區(qū)40s、漏區(qū)40d、溝道區(qū)域40c、柵絕緣膜41、以及柵電極45。晶體管46被包括在周邊電路中。

如下所述，存儲(chǔ)單元區(qū)域Rm中的絕緣膜11和周邊電路區(qū)域Rc中的柵絕緣膜41是通過(guò)將同一氧化硅膜分開(kāi)而形成的；存儲(chǔ)單元區(qū)域Rm中的導(dǎo)電層12和周邊電路區(qū)域Rc中的導(dǎo)電層42是通過(guò)將同一多晶硅膜分開(kāi)而形成的；存儲(chǔ)單元區(qū)域Rm中的互連層13和周邊電路區(qū)域Rc中的互連層43是通過(guò)將同一鎢層分開(kāi)而形成的。

現(xiàn)在將描述用于根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法。

圖5A至圖17B是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的平面圖和橫截面圖。

在圖5A至圖17B中僅示出存儲(chǔ)單元區(qū)域Rm。

首先，如圖1和圖2所示，在周邊電路區(qū)域Rc中的硅基板10的上層部分中形成溝道區(qū)域40c、源區(qū)域40s和漏區(qū)域40d。然后，在硅基板10上在存儲(chǔ)單元區(qū)域Rm和周邊電路區(qū)域Rc兩者中都形成氧化硅膜。因此，在周邊電路區(qū)域Rc中，在低擊穿電壓晶體管(LV Tr)區(qū)域中形成相對(duì)薄的氧化硅膜；并且在高擊穿電壓晶體管(HV Tr)區(qū)域中形成相對(duì)厚的氧化硅膜。此外，在存儲(chǔ)單元區(qū)域Rm中形成相對(duì)厚的氧化硅膜。

然后，在整個(gè)表面上形成多晶硅層。使用適當(dāng)?shù)难谀?未示出)在硅基板10的上層部分中在周邊電路區(qū)域Rc中形成STI(淺溝槽隔離)。然后，形成鎢層。然后，僅在存儲(chǔ)單元區(qū)域Rm中形成多晶硅層和氧化硅膜。然后，通過(guò)RIE(反應(yīng)離子刻蝕)對(duì)這些層進(jìn)行構(gòu)圖。

從而，在存儲(chǔ)單元區(qū)域Rm中按每個(gè)塊形成絕緣膜11、導(dǎo)電層12、互連層13、導(dǎo)電層14、以及絕緣膜17。單元源線15由通過(guò)導(dǎo)電層12、互連層13、以及導(dǎo)電層14組成的層疊體形成。通過(guò)形成按每個(gè)塊分開(kāi)的單元源線15，以塊為單位進(jìn)行擦除是可能的。另一方面，在周邊電路區(qū)域Rc中形成柵絕緣膜41、導(dǎo)電層42、以及互連層43。柵電極45由通過(guò)導(dǎo)電層42和互連層43組成的層疊體形成。從而，在周邊電路區(qū)域Rc中形成晶體管46。

然后，如圖5A和5B所示，在存儲(chǔ)單元區(qū)域Rm中在絕緣膜17(參考圖2)上交替層疊氧化硅膜51和氮化硅膜52。由此，形成層疊體25。此時(shí)，電極側(cè)的柵長(zhǎng)(控制柵電極膜21以及包圍控制柵電極膜21的阻斷絕緣膜的合計(jì)厚度)變得比溝道側(cè)的柵長(zhǎng)(浮置柵電極膜31以及包圍浮置柵電極膜31的阻斷絕緣膜的合計(jì)厚度)大，所以層疊的氧化硅膜51與氮化硅膜52的膜厚度比根據(jù)從兩側(cè)填入的塊膜的膜厚度而被調(diào)整。此外，圖5A是橫截面圖，而圖5B是頂視圖。后面的圖也是一樣。

接著，如圖6A以及6B所示，在層疊體25上形成含有例如氮化硅的硬掩膜26。接著，對(duì)硬掩膜26進(jìn)行構(gòu)圖，并將構(gòu)圖出的硬掩膜26作為掩膜對(duì)層疊體25實(shí)施RIE等各向異性蝕刻。由此，在層疊體25中形成在Y方向上延伸的多個(gè)溝槽53。溝槽53貫通層疊體25。

接著，如圖7A以及7B所示，通過(guò)執(zhí)行濕式蝕刻，經(jīng)由溝槽53使氮化硅膜52凹入(recess)。由此，在溝槽53的內(nèi)表面，氮化硅膜52的露出面后退、形成在Y方向上延伸的凹部54。接著，通過(guò)SPA等進(jìn)行氧化處理。由此，溝槽53的內(nèi)表面的氮化硅膜52的露出面由薄的氧化硅層50覆蓋。

接著，如圖8A以及8B所示，在整個(gè)面上形成氮化硅層35。接著，在整個(gè)面上形成多晶硅膜55。氮化硅層35以及多晶硅膜55也形成在溝槽53的內(nèi)表面上、進(jìn)入凹部54內(nèi)。

接著，如圖9A以及9B所示，通過(guò)沿溝槽53實(shí)施RIE等各向異性蝕刻，選擇性地去除多晶硅膜55以及氮化硅層35，且使得在凹部54內(nèi)殘留，并且將殘留于在Z方向上相鄰的凹部54內(nèi)的多晶硅膜55彼此分開(kāi)。同樣地，也將殘留于在Z方向上相鄰的凹部54內(nèi)的氮化硅層35彼此分開(kāi)。

接著，如圖10A以及10B所示，使隧穿絕緣膜33、多晶硅膜56以及絕緣膜57按該順序沉積。

接著，如圖11A以及11B所示，在層疊體25與層疊在其上方的層疊體中在溝槽53之間，形成在Y方向上延伸的溝槽58。由此，溝槽53和溝槽58沿X方向交替排列。

接著，如圖12A以及12B所示，通過(guò)實(shí)施使用熱磷酸的濕式蝕刻，經(jīng)由溝槽58使氮化硅膜52凹入。該凹入因在凹部59的背表面露出的氧化硅層50而停止。由此，氮化硅膜52被去除；在溝槽58的內(nèi)表面形成在Y方向上延伸的凹部59。此時(shí)，氮化硅層35受氧化硅層50保護(hù)，所以不會(huì)受損。

接著，如圖13A以及13B所示，去除在凹部59的背表面露出的氧化硅層50。由此，氮化硅層35在凹部59的背表面露出。接著，在溝槽58的內(nèi)表面上形成氧化硅層36以及氮化硅層37。其結(jié)果，如圖3所示，由氮化硅層35、氧化硅層36以及氮化硅層37形成阻斷絕緣膜34。接著，通過(guò)例如CVD(Chemical Vapor Deposition：化學(xué)氣相生長(zhǎng))法，在整個(gè)面上形成鎢膜61。氧化硅層36、氮化硅層37以及鎢膜61也經(jīng)由溝槽58而進(jìn)入凹部59內(nèi)。

接著，如圖14A以及14B所示，實(shí)施RIE等各向異性蝕刻，而選擇性地去除鎢膜61。由此，使鎢膜61殘留于凹部59內(nèi)，并且將殘留于在Z方向上相鄰的凹部59內(nèi)的鎢膜61彼此分開(kāi)。其結(jié)果，在凹部59內(nèi)形成包括鎢膜61的控制柵電極膜21。之后，在溝槽58內(nèi)填入層間絕緣膜24；并且使層間絕緣膜24的頂面平面化。此外，圖14B是沿圖14A所示的B-B’線的橫截面圖。

接著，如圖15A至15C所示，形成硬掩膜62，該硬掩膜62中沿X方向以及Y方向按矩陣狀排列有開(kāi)口部62a。每個(gè)開(kāi)口部62a，其形狀是以X方向?yàn)殚L(zhǎng)度方向的矩形，在多晶硅膜56以及其間的絕緣膜57的正上區(qū)域中，沿Y方向斷續(xù)地排列，而未被設(shè)置在層間絕緣膜24的正上區(qū)域中。接著，將硬掩膜62以及硬掩膜26作為掩膜而實(shí)施RIE等各向異性蝕刻，將多晶硅膜56以及絕緣膜57沿Y方向分開(kāi)。由此，在多晶硅膜56以及絕緣膜57中的位于開(kāi)口部62a的正下區(qū)域中形成貫通孔63，多晶硅膜56中的形成于硬掩膜26上的部分成為互連27，多晶硅膜56中的由貫通孔63分開(kāi)的部分成為硅柱20。此外，圖15B是沿圖15A所示的C-C’線的頂視圖，圖15C是沿圖15A所示的B-B’線的橫截面圖。

接著，如圖16所示，實(shí)施CDE(Chemical Dry Etching，化學(xué)干式蝕刻)或濕式蝕刻等各向同性蝕刻，經(jīng)由貫通孔63而選擇性地去除隧穿絕緣膜33以及多晶硅膜55。由此，隧穿絕緣膜33以及多晶硅膜55沿Y方向被分開(kāi)。另外，也去除絕緣膜57(參見(jiàn)圖15A)。其結(jié)果，由多晶硅膜55形成浮置柵電極膜31。此時(shí)，多晶硅膜55從硅柱20側(cè)被蝕刻，所以浮置柵電極膜31的硅柱20側(cè)的端部在Y方向上的長(zhǎng)度L1比浮置柵電極膜31的控制柵電極膜21側(cè)的端部在Y方向上的長(zhǎng)度L2短。另一方面，此時(shí)，層間絕緣膜24未被去除仍殘留。

接著，如圖17A以及17B所示，在整個(gè)面上沉積層間絕緣膜23。層間絕緣膜23也填入貫通孔63內(nèi)。另外，氧化硅膜51也成為層間絕緣膜23的一部分。

接著，如圖1以及圖2所示，形成過(guò)孔28、過(guò)孔38、位線29和字線39。這樣一來(lái)就制造出了根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置1。

接下來(lái)，就該實(shí)施例的效果進(jìn)行說(shuō)明。

在該實(shí)施例中，作為電荷存儲(chǔ)單元設(shè)置有含有多晶硅的浮置柵電極膜31。因此，存儲(chǔ)單元中的數(shù)據(jù)保持特性良好，并且不使空穴而使電子移動(dòng)，從而能夠?qū)⒋鎯?chǔ)于浮置柵電極膜31的電荷去除，因此擦除操作快。另外，浮置柵電極膜31彼此分開(kāi)，所以數(shù)據(jù)保持特性更為良好。

另外，在該實(shí)施例中，將阻斷絕緣膜34設(shè)為包括氮化硅層35、氧化硅層36以及氮化硅層37的三層膜，所以能夠在抑制漏電流的同時(shí)確保耦合比。而且，氮化硅層35在圖8A以及8B所示的工序中從硅柱20側(cè)形成，氧化硅層36以及氮化硅層37在圖13A以及13B所示的工序中從控制柵電極膜21側(cè)形成。

這樣，通過(guò)將構(gòu)成阻斷絕緣膜34的三層膜分成兩個(gè)而從兩側(cè)形成三層膜，與僅從單側(cè)形成的情況相比較，由浮置柵電極膜31的X方向兩側(cè)分擔(dān)阻斷絕緣膜34的厚度，能夠從整體上降低Z方向上的厚度。由此，能夠降低凹部54(參見(jiàn)圖8A以及8B)以及凹部59(參見(jiàn)圖13A以及13B)在Z方向上的高度，能夠提高Z方向上的存儲(chǔ)單元的位密度，并且減低縱橫比。

在該實(shí)施例中，阻斷絕緣膜34沿Z方向按每個(gè)控制柵電極膜21分開(kāi)。由此，能夠防止存儲(chǔ)于浮置柵電極膜31的電子在阻斷絕緣膜34內(nèi)傳播而泄漏。其結(jié)果，存儲(chǔ)單元的數(shù)據(jù)保持特性良好。

在該實(shí)施例中，如圖4所示，浮置柵電極膜31的形狀為在控制柵電極膜21側(cè)較寬的扇形。由此，能夠增大浮置柵電極膜31與控制柵電極膜21之間的IPD容量，能夠增大耦合比。

在該實(shí)施例中，示出了阻斷絕緣膜34為三層膜的例子，但是不限定于此。另外，構(gòu)成阻斷絕緣膜34的層不限定于氧化硅層(SiO₂層)以及氮化硅層(Si₃N₄層)，也可以是例如Al₂O₃層、MgO層、SrO層、SiN層、BaO層、TiO層、Ta₂O₅層、BaTiO₃層、BaZrO層、ZrO₂層、Y₂O₃層、ZrSiO層、HfAlO層、HfSiO層、La₂O₃層、LaAlO層等高介電常數(shù)層。

在該實(shí)施例中，示出了浮置柵電極膜31由多晶硅形成的例子，但是不限定于此，也可以由例如金屬硅化物或金屬形成。

在該實(shí)施例中，示出了控制柵電極膜21由鎢形成的例子，但是不限定于此，也可以通過(guò)例如將多晶硅膜填入而后將其硅化物化，從而由金屬硅化物形成。

在圖5A以及5B所示的工序中，也可以將最下層以及最上層的氮化硅膜52形成得比其他氮化硅膜52厚。由此，能夠使在控制柵電極膜21的下方以及上方形成的選擇柵電極膜的厚度比控制柵電極膜21的厚。其結(jié)果，能夠形成其柵長(zhǎng)比存儲(chǔ)單元晶體管的柵長(zhǎng)長(zhǎng)的選擇晶體管。

可以將設(shè)置在層疊體25上部的控制柵電極膜21的若干個(gè)層彼此短路以用作選擇柵電極膜，并將設(shè)置在層疊體25下部的控制柵電極膜21的若干個(gè)層彼此短路以用作選擇柵電極膜。由此，能夠形成其柵長(zhǎng)比存儲(chǔ)單元晶體管的柵長(zhǎng)長(zhǎng)的選擇晶體管。

第一實(shí)施例的變型例

現(xiàn)在將描述該實(shí)施例的變型例。

圖18是示出根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

如圖18所示，在根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置1a中，在沿X方向相鄰的兩個(gè)浮置柵電極膜31之間設(shè)置有一個(gè)寬幅的硅柱65。換言之，在屬于每個(gè)組22的兩個(gè)硅柱20之間未設(shè)置層間絕緣膜24，這兩個(gè)硅柱20一體地形成。

在根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置1a中，分別將寬幅的硅柱65中的X方向兩側(cè)部作為獨(dú)立的溝道使用。該變型例中的配置、制造方法以及效果與上述第一實(shí)施例的類似。

第二實(shí)施例

現(xiàn)在將描述第二實(shí)施例。

圖19是示出根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

如圖19所示，根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置2與根據(jù)上述第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置1(參見(jiàn)圖1至圖4)不同之處在于，隧穿絕緣膜33和阻斷絕緣膜34的設(shè)置相反。

也就是，在半導(dǎo)體存儲(chǔ)裝置2中，在硅柱20與浮置柵電極膜31之間配置有阻斷絕緣膜34，在浮置柵電極膜31與控制柵電極膜21之間配置有隧穿絕緣膜33。因此，包括在存儲(chǔ)單元中的組件按照硅柱20—阻斷絕緣膜34—浮置柵電極膜31—隧穿絕緣膜33—控制柵電極膜21的順序排列。

更加具體而言，在半導(dǎo)體存儲(chǔ)裝置2中，氧化硅膜71沿Z方向彼此分離地排列，在彼此相鄰的氧化硅膜71間的空間中設(shè)置有浮置柵電極膜31以及控制柵電極膜21。而且，隧穿絕緣膜33被設(shè)置為覆蓋控制柵電極膜21的頂面、底面以及浮置柵電極膜31側(cè)的側(cè)面。另一方面，阻斷絕緣膜34沿硅柱20的側(cè)面按直線配置。

與第一實(shí)施例類似，阻斷絕緣膜34可以是多層膜，例如為三層膜。然而，阻斷絕緣膜34在硅柱20側(cè)和控制柵電極膜21側(cè)之間未被分割，而是整體被配置在硅柱20側(cè)。

另外，在半導(dǎo)體存儲(chǔ)裝置2中，屬于組22的兩個(gè)硅柱20的下端部彼此連接，未設(shè)置單元源線15。源線(未示出)設(shè)置在層疊體的上方。也就是，半導(dǎo)體存儲(chǔ)裝置2為U狀柱型層疊存儲(chǔ)裝置。該實(shí)施例的配置與上述第一實(shí)施例類似。

半導(dǎo)體存儲(chǔ)裝置2的基本操作和讀出方法與通常的NAND型閃速存儲(chǔ)器類似，在其寫入操作(programming operation)和擦除操作中的施加于硅柱20與控制柵電極膜21之間的電壓的極性與通常的NAND型閃速存儲(chǔ)器相反。由此，使得電荷從控制柵電極膜21中移入和移出硅柱20。

現(xiàn)在將描述根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法。

圖20A至圖30C是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的平面圖和橫截面圖。

首先，如圖20A以及20B所示，在硅基板10上形成由氧化硅制成的絕緣膜17(參見(jiàn)圖2)；隨后，使氧化硅膜71以及多晶硅膜72交替層疊而形成層疊體73。多晶硅膜72中可摻雜硼(B)，可摻雜磷(P)，也可以不被摻雜。圖20A是橫截面圖，圖20B是頂視圖。之后的圖也是一樣。

接著，如圖21A以及21B所示，在層疊體73上形成硬掩膜(未圖示)，通過(guò)光刻進(jìn)行構(gòu)圖，并將構(gòu)圖出的硬掩膜作為掩膜而實(shí)施RIE等各向異性蝕刻，從而在層疊體73中形成多個(gè)沿Y方向延伸的溝槽75。溝槽75沿Z方向貫通層疊體73而不貫通絕緣膜17。

接著，如圖22A以及22B所示，在溝槽75的內(nèi)表面上，形成阻斷絕緣膜34，之后形成多晶硅膜77。阻斷絕緣膜34以及多晶硅膜77形成于溝槽75的側(cè)面上以及底面上，并形成為從Y方向看按U形折回。因此，溝槽75的寬度與阻斷絕緣膜34以及多晶硅膜77的膜厚度的關(guān)系設(shè)定為使得該折回可實(shí)現(xiàn)。然后，通過(guò)沉積氧化硅，在溝槽75內(nèi)填入層間絕緣膜24。

接著，如圖23A以及23B所示，在層疊體73上形成硬掩膜(未圖示)，通過(guò)光刻進(jìn)行構(gòu)圖，并將構(gòu)圖出的硬掩膜作為掩膜而實(shí)施RIE等各向異性蝕刻，從而在層疊體73的位于溝槽75之間的部分中形成沿Y方向延伸的溝槽78。溝槽75以及溝槽78沿X方向交替地排列。

接著，如圖24A以及24B所示，執(zhí)行例如使用TMY(膽堿水溶液)的濕式蝕刻。由此，經(jīng)由溝槽78對(duì)多晶硅膜72進(jìn)行各向同性蝕刻，并且溝槽78的內(nèi)表面處的多晶硅膜72的露出面后退。由此，在溝槽78的內(nèi)表面處形成凹部79。

接著，如圖25A以及25B所示，通過(guò)在溝槽78的內(nèi)表面上沉積氧化硅，而形成隧穿絕緣膜33。此時(shí)，隧穿絕緣膜33也形成在凹部79的內(nèi)表面上，與多晶硅膜72接觸。可以通過(guò)對(duì)多晶硅膜72的露出面進(jìn)行熱氧化，形成隧穿絕緣膜33。

接著，如圖26A以及26B所示，通過(guò)例如CVD法沉積鎢，由此在溝槽78內(nèi)形成鎢膜81。此時(shí)，鎢膜81也填入凹部79內(nèi)。

接著，如圖27A以及27B所示，通過(guò)對(duì)鎢膜81進(jìn)行蝕刻，而將鎢膜81的未填入凹部79內(nèi)的部分去除。由此，殘留于凹部79內(nèi)的鎢膜81在凹部79之間相互分離，成為控制柵電極膜21。接著，將層間絕緣膜24填入溝槽78內(nèi)，并且將層間絕緣膜24的頂面平面化?？梢栽趫D26A以及26B所示的工序中取代鎢而沉積硅，并在本工序中硅被硅化物化。由此，由金屬硅化物形成控制柵電極膜21。

接著，如圖28A至28C所示，通過(guò)使用恰當(dāng)?shù)难谀ざ鴮?shí)施各向異性蝕刻，選擇性地去除層間絕緣膜24、多晶硅膜77以及阻斷絕緣膜34，在溝槽75內(nèi)形成貫通孔82。多晶硅膜77由貫通孔82沿Y方向周期性地分開(kāi)而成為硅柱20。圖28A是橫截面圖，圖28B是沿圖28A所示的線C-C’的橫截面圖，圖28C是沿圖28A所示的線B-B’的橫截面圖。關(guān)于圖29A至29C以及圖30A至30C是類似的。

接著，如圖29A至29C所示，通過(guò)實(shí)施CDE或濕式蝕刻等各向同性蝕刻，經(jīng)由貫通孔82將阻斷絕緣膜34、多晶硅膜72以及隧穿絕緣膜33進(jìn)一步去除而沿Y方向分開(kāi)。由此，沿Y方向分開(kāi)的多晶硅膜72成為浮置柵電極膜31。此時(shí)，根據(jù)各向同性蝕刻的條件，浮置柵電極膜31的形狀成為在控制柵電極膜21側(cè)較寬的扇形。

接著，如圖30A至30C所示，通過(guò)沉積例如氧化硅并將氧化硅頂面平面化，而將層間絕緣膜24填入貫通孔82內(nèi)。接著，通過(guò)通常的方法形成過(guò)孔28、過(guò)孔38、源線、位線29和字線39(參見(jiàn)圖1以及圖2)。由此，制造出了根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置2。

現(xiàn)在將描述該實(shí)施例的效果。

在NAND型存儲(chǔ)裝置的寫入操作以及擦除操作中，需要使隧穿絕緣膜中有電流流通而使阻斷絕緣膜中不容易流通電流。為此，阻斷絕緣膜的物理膜厚度需要比隧穿絕緣膜的物理膜厚度厚。因此，如果要使阻斷絕緣膜34形成為繞入氧化硅膜71間的間隙中，則需要將Z方向上的氧化硅膜71的間隔設(shè)定得較長(zhǎng)，這會(huì)阻礙Z方向上的存儲(chǔ)單元的高集成化。另外，溝槽75以及78的縱橫比會(huì)不希望地增大，構(gòu)圖變得困難。

然而，如果縮短氧化硅膜71的間隔，則其頂面以及底面由阻斷絕緣膜34覆蓋的控制柵電極膜21的厚度會(huì)變得比氧化硅膜71的間隔短。因此，控制柵電極膜21的互連電阻增加，并且存儲(chǔ)單元晶體管的柵長(zhǎng)變短，存儲(chǔ)單元晶體管的特性也因短溝道效應(yīng)而不希望地劣化。

相反地，在該實(shí)施例中，在圖22A以及22B所示的工序中，在溝槽75的內(nèi)表面上形成有阻斷絕緣膜34。這樣，通過(guò)在早期階段中形成阻斷絕緣膜34，就沒(méi)有必要將阻斷絕緣膜34繞入氧化硅膜71間的間隙中，并且氧化硅膜71的間隔可以更短。如圖19所示，在該實(shí)施例中，使隧穿絕緣膜33繞入氧化硅膜71間的間隙中，但是如上所述，隧穿絕緣膜33能夠比阻斷絕緣膜34薄，所以問(wèn)題較少。這樣，根據(jù)該實(shí)施例，在確保了控制柵電極膜21的厚度之后，能夠提高Z方向上的存儲(chǔ)單元的位密度，并且能夠降低縱橫比。在其他方面，該實(shí)施例的效果與上述第一實(shí)施例類似。

第二實(shí)施例的第一變型例

現(xiàn)在將描述該實(shí)施例的第一變型例。

圖31是示出根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

如圖31所示，在根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置2a中，取代由導(dǎo)電材料制成的浮置柵電極膜31，設(shè)置由絕緣性電荷存儲(chǔ)材料制成的電荷存儲(chǔ)膜85。電荷存儲(chǔ)膜85例如由氮化硅形成。因此，半導(dǎo)體存儲(chǔ)裝置2a的存儲(chǔ)單元具有MONOS結(jié)構(gòu)。在其他方面，該變型例的配置、制造方法、操作以及效果與上述第二實(shí)施例類似。

第二實(shí)施例的第二變型例

現(xiàn)在將描述該實(shí)施例的第二變型例。

圖32是示出根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

如圖32所示，在根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置2b中，設(shè)置有單元源線15，硅柱20的下端與單元源線15連接。也就是，半導(dǎo)體存儲(chǔ)裝置2b是I狀柱型層疊存儲(chǔ)裝置。

在制造根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置2b時(shí)，為了使硅柱20的下端與單元源線15連接，需要在圖22A以及22B所示的工序中，通過(guò)蝕刻將阻斷絕緣膜34中的形成于溝槽75的底面上的部分去除。然而，此時(shí)隧穿絕緣膜33尚未形成，所以不會(huì)由于該蝕刻對(duì)隧穿絕緣膜33造成損傷。在其他方面，該變型例中的配置、制造方法、操作以及效果與上述第二實(shí)施例類似。

第二實(shí)施例的第三變型例

現(xiàn)在將描述該實(shí)施例的第三變型例。

圖33是示出根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

如圖33所示，該變型例是組合上述第一變型例和第二變型例而成的例子。即，在根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置2c中，設(shè)置有由絕緣性電荷存儲(chǔ)材料制成的電荷存儲(chǔ)膜85，硅柱20的下端與單元源線15連接。因此，半導(dǎo)體存儲(chǔ)裝置2c具有MONOS結(jié)構(gòu)，且為I狀柱型。在其他方面，該變型例中的配置、制造方法、操作以及效果與上述第二實(shí)施例、第二實(shí)施例的第一以及第二變型例類似。

第三實(shí)施例

現(xiàn)在將描述第三實(shí)施例。

圖34是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

如圖34所示，在根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置3中，與根據(jù)上述第二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置2(參見(jiàn)圖19)相比較，在硅柱20、控制柵電極膜21、浮置柵電極膜31、隧穿絕緣膜33以及阻斷絕緣膜34之間形成有氣隙86。更具體地，在沿Z方向彼此相鄰的控制柵電極膜21之間、在沿Z方向彼此相鄰的浮置柵電極膜31之間、在沿Y方向彼此相鄰的硅柱20之間、在阻斷絕緣膜34之間、在浮置柵電極膜31之間、在隧穿絕緣膜33之間、以及在沿X方向彼此相鄰的屬于同一組22的兩個(gè)硅柱20之間，形成有氣隙86。

現(xiàn)在將描述根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法。

圖35A和35B至圖37A-37C是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的平面圖和橫截面圖。

圖35A是橫截面圖，圖35B是平面圖。圖36A是橫截面圖，圖36B是沿圖36A所示的線C-C’的橫截面圖，圖36C是沿圖36A所示的線B-B’的橫截面圖。圖37A至37C也是一樣。

首先，如圖35A以及35B所示，通過(guò)在硅基板10(參見(jiàn)圖2)上形成由氧化硅制成的絕緣膜17并且隨后使氮化硅膜87以及多晶硅膜72交替地層疊而形成層疊體。

接著，實(shí)施從圖21A以及21B到圖29A至29C所示的工序。然而，在圖24A和24B以及圖27A和27B所示的工序中，取代由氧化硅制成的層間絕緣膜24而填入氮化硅膜88。

由此，如圖36A至36C所示，制作與圖29A至29C所示的中間結(jié)構(gòu)體類似的中間結(jié)構(gòu)體。然而，在本實(shí)施例的中間結(jié)構(gòu)體中，取代氧化硅膜71而設(shè)置氮化硅膜87，并且取代層間絕緣膜24而設(shè)置氮化硅膜88。

接著，如圖37A至37C所示，通過(guò)例如濕式蝕刻將氮化硅膜87以及氮化硅膜88去除。由此，在設(shè)置有氮化硅膜87以及氮化硅膜88的空間內(nèi)形成了氣隙86。由此，制造出了根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置3。

根據(jù)該實(shí)施例，因?yàn)樵诠柚?0、控制柵電極膜21、浮置柵電極膜31、隧穿絕緣膜33以及阻斷絕緣膜34之間形成氣隙86，所以能夠抑制鄰近效應(yīng)并且提高擊穿電壓。

在其他方面，該實(shí)施例中的配置、制造方法、操作以及效果，與上述第二實(shí)施例類似。

在圖35A以及35B所示的工序中，取代氮化硅膜87以及多晶硅膜72而使氧化硅膜71以及多晶硅膜72交替地層疊，能夠僅在硅柱20之間形成氣隙。

第三實(shí)施例的變型例

現(xiàn)在將描述該實(shí)施例的變型例。

圖38A至38C是示出根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

圖38A是橫截面圖，圖38B是沿圖38A所示的線C-C’的橫截面圖，圖38C是沿圖38A所示的線B-B’的橫截面圖。圖38A是沿圖38C所示的線D-D’的橫截面圖。下述圖39A至39C也是一樣。

如圖38A至38C所示，根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置3a與根據(jù)上述第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置3(參見(jiàn)圖34)的不同點(diǎn)在于：通過(guò)局部殘留氮化硅膜87以及88而在多個(gè)區(qū)域形成強(qiáng)化部件89。強(qiáng)化部件89在半導(dǎo)體存儲(chǔ)裝置3a內(nèi)部沿Z方向延伸且沿Y方向斷續(xù)地配置。

圖39A至39C是示出根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置的制造方法的橫截面圖。

如圖39A至39C所示，在該變型例中，在將要形成強(qiáng)化部件89的區(qū)域中不形成貫通孔82。由此，在圖37A至37C所示的工序中，在經(jīng)由貫通孔82對(duì)氮化硅膜87以及88執(zhí)行濕式蝕刻時(shí)，氮化硅膜87以及88局部殘留而成為強(qiáng)化部件89。

根據(jù)該變型例，通過(guò)設(shè)置強(qiáng)化部件89，能夠確保半導(dǎo)體存儲(chǔ)裝置3a的機(jī)械強(qiáng)度，可以防止塌倒損壞。在其他方面，該變型例中的配置、制造方法、操作以及效果與上述第三實(shí)施例類似。

第四實(shí)施例

現(xiàn)在將描述第四實(shí)施例。

圖40是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

圖41是示出圖40所示的區(qū)域E的橫截面圖。

如圖40以及圖41所示，根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置4與根據(jù)上述第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置1(參見(jiàn)圖1至圖4)的不同點(diǎn)在于：在最上段(level)的控制柵電極膜21u與最上段的浮置柵電極膜31u之間未設(shè)置阻斷絕緣膜34，并且最上段的控制柵電極膜21u與最上段的浮置柵電極膜31u連接。

現(xiàn)在將描述根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法。

圖42A是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的橫截面圖，圖42B是平面圖。

首先，實(shí)施在圖5A以及5B到圖12A以及12B中所示的工序。

接著，如圖42A以及42B所示，在溝槽58的內(nèi)表面上形成氧化硅層36以及氮化硅層37。接著，在溝槽58內(nèi)填入抗蝕劑材料90，并且通過(guò)使抗蝕劑材料90的上表面凹入而使最上段的凹部59u露出。接著，通過(guò)例如濕式蝕刻將氮化硅層37、氧化硅層36以及氮化硅層35的從抗蝕劑材料90露出的部分去除。由此，在最上段的凹部59u的背表面處，多晶硅膜55露出。接著，去除抗蝕劑材料90。

接著，如圖13A以及13B所示，在溝槽58的內(nèi)表面上形成鎢膜61。此時(shí)，在最上段的凹部59u內(nèi)，鎢膜61接觸多晶硅膜55。隨后的工序與上述第一實(shí)施例類似。

根據(jù)該實(shí)施例，通過(guò)使最上段的控制柵電極膜21u與最上段的浮置柵電極膜31u連接，從而使最上段的控制柵電極膜21u以及最上段的浮置柵電極膜31u電氣一體化，以用作選擇柵電極膜。由此，能夠形成這樣的選擇柵晶體管：其中，因?yàn)槲创鎯?chǔ)電荷，所以閾值不波動(dòng)(fluctuate)。

在其他方面，該實(shí)施例中的配置、制造方法、操作以及效果與上述第一實(shí)施例類似。

第五實(shí)施例

現(xiàn)在將描述第五實(shí)施例。

圖43以及圖44是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

如圖43以及圖44所示，在根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置5中，設(shè)置有多個(gè)硅柱20，其沿X方向以及Y方向按矩陣狀排列。每個(gè)硅柱20具有在沿Z方向延伸的圓柱狀。以包圍每個(gè)硅柱20的方式，從內(nèi)側(cè)即硅柱20側(cè)按順序以圓環(huán)狀設(shè)置隧穿絕緣膜33、浮置柵電極膜31以及阻斷絕緣膜34。也就是，從Z方向看，浮置柵電極膜31被設(shè)置為包圍硅柱20。

隧穿絕緣膜33以及浮置柵電極膜31在Z方向上分開(kāi)。在Z方向上在具有由隧穿絕緣膜33以及浮置柵電極膜31組成的圓環(huán)狀的層疊體之間設(shè)置氧化硅膜51。在浮置柵電極膜31中，在內(nèi)側(cè)設(shè)置多晶硅層91，并且在外側(cè)設(shè)置金屬硅化物層92。金屬硅化物層92由金屬硅化物形成，但也可以由金屬形成。

在阻斷絕緣膜34中，在內(nèi)側(cè)設(shè)置氧化硅層93，并且在外側(cè)設(shè)置高介電常數(shù)層94。高介電常數(shù)層94由介電常數(shù)比氧化硅高的材料，例如鉿(Hf)、鋁氧化物(AlO)、鈦氮化物(TiN)、鉭氮化物(TaN)或鉭氧化物(TaO)制成。氧化硅層93在Z方向上連續(xù)地按筒狀設(shè)置。然而，筒的直徑周期性變化，以使得與浮置柵電極膜31對(duì)應(yīng)的部分的直徑為相對(duì)小的而與氧化硅膜51對(duì)應(yīng)的部分的直徑為相對(duì)大的。因此，氧化硅層93具有褶皺狀的圓筒形狀。高介電常數(shù)層94被設(shè)置在由氧化硅層93制成的褶皺狀圓筒的外表面處的凹部93a內(nèi)部，并且按每個(gè)凹部93a而分開(kāi)。阻斷絕緣膜34的配置不限定于由氧化硅層93以及高介電常數(shù)層94組成的二層結(jié)構(gòu)。例如，該配置可以為氧化硅層(SiO₂層)、氮化硅層(Si₃N₄層)、Al₂O₃層、MgO層、SrO層、SiN層、BaO層、TiO層、Ta₂O₅層、BaTiO₃層、BaZrO層、ZrO₂層、Y₂O₃層、ZrSiO層、HfAlO層、HfSiO層、La₂O₃層、LaAlO層等中的任意層的組合。

在半導(dǎo)體存儲(chǔ)裝置5中，多個(gè)控制柵電極膜21被設(shè)置為沿X方向以及Z方向按矩陣狀排列?？刂茤烹姌O膜21具有沿Y方向延伸的帶形狀。控制柵電極膜21是導(dǎo)電膜，例如由鈦氮化層(TiN)以及鎢層(W)組成的兩層膜、由鎢氮化層(WN)以及鎢層(W)組成的兩層膜、或者由鉭氮化層(TaN)以及鎢層(W)組成的兩層膜。然而，控制柵電極膜21的配置并不限定于此，例如可以使用對(duì)多晶硅膜進(jìn)行硅化物化所形成的金屬硅化物層。

由硅柱20、隧穿絕緣膜33、浮置柵電極膜31以及阻斷絕緣膜34組成的結(jié)構(gòu)體貫穿控制柵電極膜21?？刂茤烹姌O膜21被設(shè)置在凹部93a中。也就是，從Z方向看，控制柵電極膜21包圍浮置柵電極膜31。在由硅柱20、隧穿絕緣膜33、浮置柵電極膜31、阻斷絕緣膜34以及控制柵電極膜21組成的結(jié)構(gòu)體之間設(shè)置有層間絕緣膜24。

現(xiàn)在將描述根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法。

圖45至圖53是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的橫截面圖。

首先，與上述第一實(shí)施例類似，在硅基板10上形成絕緣膜11、單元源線15以及絕緣膜17(參見(jiàn)圖1以及圖2)。

接著，如圖45所示，使氧化硅膜51以及氮化硅膜52交替地層疊而形成層疊體60。

接著，在層疊體60中形成多個(gè)存儲(chǔ)器孔95。存儲(chǔ)器孔95沿Z方向延伸并貫穿層疊體60以及絕緣膜17(參見(jiàn)圖2)而到達(dá)單元源線15。

接著，如圖46所示，通過(guò)執(zhí)行濕式蝕刻而使在存儲(chǔ)器孔95的內(nèi)表面處的氮化硅膜52的露出面后退。由此，在存儲(chǔ)器孔95的內(nèi)表面中形成具有環(huán)狀的凹部96。

接著，如圖47所示，通過(guò)沉積多晶硅并且執(zhí)行各向同性蝕刻而選擇性去除多晶硅，將多晶硅層91填入凹部96內(nèi)。接著，通過(guò)氧化多晶硅層91的露出面而形成隧穿絕緣膜33。

接著，如圖48所示，通過(guò)將多晶硅填入存儲(chǔ)器孔95內(nèi)而形成硅柱20。硅柱20與單元源線15連接(參見(jiàn)圖2)。

接著，如圖49所示，在層疊體60的位于存儲(chǔ)器孔95之間的部分中形成溝槽97。溝槽97在Y方向以及Z方向上擴(kuò)展并沿Z方向貫通層疊體60，但不貫通絕緣膜17(參見(jiàn)圖2)。

接著，如圖50所示，通過(guò)實(shí)施濕式蝕刻經(jīng)由溝槽97將氮化硅膜52去除。由此，在溝槽97的內(nèi)表面處形成凹部98。多晶硅層91在凹部98的背表面處露出。

接著，如圖51所示，通過(guò)硅化物化，經(jīng)由溝槽97以及凹部98將凹部98內(nèi)部的多晶硅層91的露出面硅化物化。由此，形成了金屬硅化物層92。浮置柵電極膜31包括多晶硅層91以及金屬硅化物層92。

接著，如圖52所示，在溝槽97的內(nèi)表面上形成氧化硅層93。接著，在氧化硅層93上形成高介電常數(shù)層94。氧化硅層93以及高介電常數(shù)層94具有反映凹部98的褶皺狀的圓筒形狀。

接著，如圖53所示，通過(guò)借助例如CVD法沉積導(dǎo)電性材料而在高介電常數(shù)層94上形成導(dǎo)電膜99。導(dǎo)電膜99也被填入凹部98內(nèi)但未填滿溝槽97。

接著，如圖43以及圖44所示，通過(guò)執(zhí)行各向同性蝕刻使導(dǎo)電膜99以及高介電常數(shù)層94凹入，以使得導(dǎo)電膜99以及高介電常數(shù)層94僅殘留于氧化硅層93的凹部93a內(nèi)部。由此，殘留于凹部93a內(nèi)部的導(dǎo)電膜99成為控制柵電極膜21。另外，阻斷絕緣膜34由高介電常數(shù)層94的殘留部分以及氧化硅層93形成。由此，制造出了根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置5。

現(xiàn)在將描述該實(shí)施例的效果。

根據(jù)該實(shí)施例，由于控制柵電極膜21包圍浮置柵電極膜31以及硅柱20，所以能夠?qū)崿F(xiàn)控制性良好的存儲(chǔ)單元。

由于浮置柵電極膜31由導(dǎo)電體形成，所以寫入特性良好。另外，因?yàn)楦≈脰烹姌O膜31彼此分離，所以能夠抑制電荷移動(dòng)，并且數(shù)據(jù)保持特性高。能夠通過(guò)從浮置柵電極膜31的輔助擦除或FN擦除而實(shí)施擦除操作，所以擦除特性良好。

在該實(shí)施例中，因?yàn)樵趫D48所示的工序中形成硅柱20之前在圖47所示的工序中形成有隧穿絕緣膜33，因?yàn)楣柚?0與單元源線15連接(參見(jiàn)圖2)，所以無(wú)需通過(guò)蝕刻將在存儲(chǔ)器孔95的底表面上所形成的隧穿絕緣膜33去除。因此，不會(huì)通過(guò)該蝕刻而使在存儲(chǔ)器孔95的側(cè)表面上所形成的隧穿絕緣膜受到損傷。

在其他方面，該實(shí)施例中的配置、制造方法、操作以及效果與上述第一實(shí)施例類似。盡管在該實(shí)施例中示例了I狀柱型裝置，但是可以與上述第二實(shí)施例的第一變型例類似地使用U狀柱型裝置。

第五實(shí)施例的變型例

現(xiàn)在將描述第五實(shí)施例的變型例。

圖54是示出根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

如圖54所示，該變型例是組合上述第四實(shí)施例和第五實(shí)施例的例子。即，根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置5a與根據(jù)上述第五實(shí)施例的半導(dǎo)體存儲(chǔ)裝置5(參見(jiàn)圖43)的不同點(diǎn)在于：在最上段的控制柵電極膜21u與最上段的浮置柵電極膜31u之間未配置阻斷絕緣膜34，并且最上段的控制柵電極膜21u與最上段的浮置柵電極膜31u連接。然而，使得控制柵電極膜21與浮置柵電極膜31連接的段不限定于最上段，并且可以是包括最上段的多個(gè)段。

現(xiàn)在將描述根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置的制造方法。

圖55至圖57是示出根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置的制造方法的橫截面圖。

首先，實(shí)施圖45至圖52所示的工序。

接著，如圖55所示，抗蝕劑材料90被填入溝槽97內(nèi)并且被通過(guò)曝光而從上表面?zhèn)劝既?。由此，最上段的凹?3a從抗蝕劑材料90中露出。盡管此時(shí)可以使包括最上段的多個(gè)段的凹部93a露出，但是在下描述中，描述其中僅最上段的凹部93a露出的例子。

接著，如圖56所示，通過(guò)執(zhí)行例如濕式蝕刻等各向同性蝕刻，將高介電常數(shù)層94以及氧化硅層93的從抗蝕劑材料90露出的部分去除。由此，金屬硅化物層92在最上段的凹部93a的背表面處露出。

接著，如圖57所示，去除抗蝕劑材料90。

接著，實(shí)施圖53所示的工序。由此，能夠制造根據(jù)該變型例的半導(dǎo)體存儲(chǔ)裝置5a。

根據(jù)該變型例，與上述第四實(shí)施例類似，能夠使最上段的控制柵電極膜21u與浮置柵電極膜31u電氣一體化而用作選擇柵電極膜。結(jié)果，能夠形成其中閾值不波動(dòng)的選擇柵晶體管。在其他方面，該變型例的配置、制造方法、操作以及效果與上述第五實(shí)施例類似。

第六實(shí)施例

現(xiàn)在將描述第六實(shí)施例。

圖58和圖59是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

圖60是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的示意電路圖。

圖61是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的示意平面圖。

圖62示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的單元源線的連接關(guān)系。

在圖59中，為了方便看圖，主要示出導(dǎo)電部件而省略絕緣部件。在圖60中，控制柵電極膜21由虛線示出，并且源線SL和位線29由雙點(diǎn)連線示出。僅示出與在圖中示出的設(shè)置在兩端的源線SL連接的NAND串。此外，僅示出控制柵電極膜21的四個(gè)段。

如圖58和圖59所示，在單元源線15被分為多個(gè)部分這一點(diǎn)上，根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置6與根據(jù)上述第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置1(見(jiàn)圖1至圖4)不同。在下文中，將被分開(kāi)的單元源線15的每個(gè)部分稱為“源線SL”。源線SL在與控制柵電極膜21的方向相同的Y方向上延伸，并且沿Y方向排列成行(line)的硅柱20的每列設(shè)置源線SL。每多個(gè)沿Z方向排列成行的控制柵電極膜21設(shè)置源線SL。絕緣膜16被掩埋在源線SL之間。絕緣膜16由例如氧化硅形成。

如圖60所示，在半導(dǎo)體存儲(chǔ)裝置中，最上段的控制柵電極膜21設(shè)為選擇柵線SGD，最下段的控制柵電極膜21設(shè)為選擇柵線SGS，其他的控制電極膜21設(shè)為字線WL。如圖1所示，沿X方向排列的多個(gè)字線WL在Y方向上的端部處彼此連接。沿X方向排列的最下段的多個(gè)選擇柵線SGS也在Y方向上的端部處彼此連接。另一方面，沿X方向排列的最上段的選擇柵線SGD未彼此連接，并且可以對(duì)其中的每一個(gè)施加獨(dú)立的電位。

在硅柱20和字線WL的交叉部分處形成包括隧穿絕緣膜33、浮置柵電極膜31和阻斷絕緣膜34的存儲(chǔ)單元晶體管MT。在硅柱20和最上段的選擇柵線SGD的交叉部分處形成上選擇晶體管STD。在硅柱和最下段的選擇柵線SGS的交叉部分處形成下選擇晶體管STS。

沿一個(gè)硅柱20形成的上選擇晶體管STD、多個(gè)存儲(chǔ)單元晶體管MT和下選擇晶體管STS在位線29與源線SL之間串聯(lián)連接而形成一個(gè)NAND串NS。NAND串NS沿X方向和Y方向按矩陣狀排列。沿Y方向排列成行的NAND串NS分別與同一源線SL連接、與不同的位線29連接。沿X方向排列成行的NAND串NS分別與不同的源線SL連接、與同一位線29連接。

如圖61所示，在半導(dǎo)體存儲(chǔ)裝置6中，存儲(chǔ)單元區(qū)域Rm的形狀為矩形。在存儲(chǔ)單元區(qū)域Rm中設(shè)置沿Y方向排列的多個(gè)塊Blk。在周邊電路區(qū)域Rc中在存儲(chǔ)單元區(qū)域Rm附近的區(qū)域中設(shè)置行譯碼器RD和讀出放大器SA。從存儲(chǔ)單元區(qū)域Rm看，行譯碼器RD位于Y方向上并且與字線WL連接。從存儲(chǔ)單元區(qū)域Rm看，讀出放大器SA位于X方向上并且與位線29(BL)連接。

在周邊電路區(qū)域Rc中設(shè)置高電位輸出電路HVG和低電位輸出電路LVG。高電位輸出電路HVG和低電位輸出電路LVG被設(shè)置在例如4個(gè)段中，并且分別被設(shè)置在存儲(chǔ)單元區(qū)域Rm的4個(gè)拐角附近。例如，一對(duì)高電位輸出電路HVG和低電位輸出電路LVG從行譯碼器RD看被設(shè)置在X方向側(cè)，并且從讀出放大器SA看被設(shè)置在Y方向側(cè)。高電位輸出電路HVG和低電位輸出電路LVG為輸出對(duì)源線SL施加的兩個(gè)段的源線電位Vsl的電路，高電位輸出電路HVG輸出相對(duì)高的電位，低電位輸出電路LVG輸出相對(duì)低的電位，例如，地電位。

如圖62所示，在每個(gè)塊中，分別被設(shè)置在X方向位置彼此不同的字線正下區(qū)域上的源線SL未彼此連接。另一方面，被設(shè)置在彼此不同的塊中且被設(shè)置在彼此相對(duì)應(yīng)的字線的正下區(qū)域上的源線SL彼此連接。例如，被設(shè)置在屬于第一塊的字線WL1正下區(qū)域上的源線SL1與被設(shè)置在屬于第一塊的字線WL2正下區(qū)域上的源線SL2未彼此連接。另一方面，被設(shè)置在屬于第一塊的字線WL1正下區(qū)域上的源線SL1與被設(shè)置在屬于第二塊的字線WL1正下區(qū)域上的源線SL1彼此連接。

現(xiàn)在將描述根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)方法。

圖63A是示出選擇NAND串和非選擇NAND串的示意電路圖，圖63B示出施加到選擇NAND串的電位，以及圖63C示出施加到非選擇NAND串的電位。

如圖63A所示，將描述從一個(gè)存儲(chǔ)單元晶體管MT中讀出數(shù)據(jù)的情況。在下文中，將該存儲(chǔ)單元晶體管MT描述為“選擇單元MT0”，將除此之外的存儲(chǔ)單元晶體管MT描述為“非選擇單元MT1”。將包括選擇單元MT0的NAND串NS描述為“選擇串NS0”，將除此之外的NAND串NS描述為“非選擇串NS1”。圖63B和圖63C示出施加到與同一位線連接的選擇NAND串NS0和非選擇NAND串NS1的電位。

如圖63A至圖63C所示，例如，將0.2至0.5V(伏特)施加到被選擇的位線29作為位線電位Vbl。位線電位Vbl未被施加到除此之外的位線29。

如圖63B所示，將從低電位輸出電路LVG輸出的相對(duì)低的源電位，例如0V(零伏特)，施加到與選擇串NS0連接的源線SL作為源線電位Vsl。從而，例如，在與選擇串NS0連接的位線29與源線SL之間施加大約0.2至0.5V的低電位差。在這種狀態(tài)下，例如，將2.5至4V施加到選擇柵線SGD和SGS作為選擇柵電位Vsgd和Vsgs。從而，選擇串NS0的上選擇晶體管STD和下選擇晶體管STS分別進(jìn)入ON狀態(tài)。

例如，將4.5至7V施加到形成非選擇單元MT1的非選擇字線WL作為讀出電位Vread。讀出電位Vread為使得存儲(chǔ)單元晶體管MT進(jìn)入ON狀態(tài)而與存儲(chǔ)單元晶體管MT保持的值無(wú)關(guān)的電位。另一方面，將比讀出電位Vread低的電位，例如0至5V，施加到形成選擇單元MT0的選擇字線WL作為字線電位Vwl。字線電位Vwl為使得存儲(chǔ)單元晶體管MT的導(dǎo)通狀態(tài)依賴于存儲(chǔ)單元晶體管MT保持的值而不同的電位。在這種狀態(tài)下，檢測(cè)到在位線29與源線SL之間經(jīng)由選擇串NS0通過(guò)的電流，從而可以讀出寫入到選擇單元MT0中的值。

此時(shí)，使電壓施加到在位線29與源線SL之間的被連接到與選擇串NS0相同的位線29的非選擇串NS以及選擇串NS0。然后，如圖63C所示，例如，將0V施加到非選擇串NS1的選擇柵線SGD作為選擇柵電位Vsgd。因此，上選擇晶體管STD進(jìn)入OFF狀態(tài)，并且可以抑制電流通過(guò)非選擇串NS1。

然而，因?yàn)閷⑾嗤倪x擇柵電位Vsgs施加到屬于同一塊的所有選擇柵線SGS，所以使非選擇串NS1的下選擇晶體管STS進(jìn)入OFF狀態(tài)。因此，源電位Vsl被施加到非選擇串NS1的硅柱20。由于將相同的電位施加到處于同一段中的字線WL，讀出電位Vread或字線電位Vwl也被施加到非選擇串NS1的字線WL。因此，當(dāng)執(zhí)行選擇單元MT0的讀出操作時(shí)，使(Vread-Vsl)的近似強(qiáng)度的電壓也被施加在硅柱20與字線WL之間的屬于非選擇串NS1的非選擇單元MT，可能通過(guò)此電壓將電子注入到浮置柵電極膜31中并且使得一值被寫入。也就是，可能發(fā)生讀取擾動(dòng)(read disturb)。

于是，在該實(shí)施例中，如圖63C所示，將比與選擇串NS0連接的源線SL(下文中稱為“選擇源線”)高的電壓施加到與非選擇串NS1連接的源線SL(下文中稱為“非選擇源線”)作為源線電位Vsl。更具體地，將從高電位輸出電路HVG輸出的相對(duì)高的源電位施加到非選擇源線。

如果將非選擇源線的電位設(shè)定為高于選擇源線的電位，則施加到硅柱20與字線WL之間的電壓可能在非選擇單元MT1中被削弱(relaxed)，抑制讀取擾動(dòng)。例如，在將地電位(0V)施加到選擇源線并且將4.5至7V施加到字線WL作為讀出電壓Vread的情況下，將高于0V的電位，優(yōu)選地1V或更高的電位，施加到非選擇源線。

非選擇源線的電位可以等于選擇柵電位Vsgs。在這種情況下，非選擇串NS1的下選擇晶體管STS進(jìn)入OFF狀態(tài)。此時(shí)，由于上選擇晶體管STD也處于OFF狀態(tài)，所以硅柱20從源線SL和位線29中被隔開(kāi)，進(jìn)入浮置狀態(tài)。與字線WL的耦接將硅柱20的電位提高為接近讀出電位Vread。這也降低了硅柱20與字線WL之間的電壓。

在寫入操作和擦除操作中，將相同的電位施加到所有源線SL。

現(xiàn)在將描述該實(shí)施例的效果。

如上所述，在該實(shí)施例中，通過(guò)將單元源線15分為多個(gè)源線SL，可以將比與選擇串連接的選擇源線高的電位施加到與非選擇串連接的非選擇源線。從而，硅柱20與字線WL之間的電壓可能在非選擇串中被削弱，抑制讀取擾動(dòng)。

在其他方面，該實(shí)施例的配置、制造方法、操作和效果與上述第一實(shí)施例類似。

第七實(shí)施例

現(xiàn)在將描述第七實(shí)施例。

圖64是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

圖65示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的單元源線的連接關(guān)系。

如圖64和圖65所示，在根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置7中，每?jī)尚醒豗方向排列的NAND串NS設(shè)置一個(gè)源線SL。也就是，多個(gè)沿Y方向排列的硅柱20與同一源線SL連接，并且兩個(gè)在X方向上相鄰的硅柱20與同一源線SL連接。例如，夾著層間絕緣膜23的兩個(gè)硅柱20與同一源線SL連接。

根據(jù)該實(shí)施例，由于與上述第六實(shí)施例相比，每個(gè)源線SL可以為厚的，所以可以減小每個(gè)源線SL的互連電阻。這容許半導(dǎo)體存儲(chǔ)裝置7以高速運(yùn)行。

在其他方面，該實(shí)施例的配置、操作和效果與上述第六實(shí)施例類似。

第八實(shí)施例

現(xiàn)在將描述第八實(shí)施例。

圖66是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的橫截面圖。

圖67示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中的單元源線的連接關(guān)系。

如圖66和圖67所示，在根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置8中，存在屬于每個(gè)塊Blk的兩個(gè)源線SL，并且在相鄰塊Blk中共用源線SL。也就是，源線SL的數(shù)目與塊Blk的數(shù)目相同，并且源線和塊被排列為偏移(shift)半個(gè)周期。

在設(shè)置在塊Blk之間的溝槽58(見(jiàn)圖11A)中，設(shè)置導(dǎo)電部件18。屬于相鄰塊Blk并且彼此連接的源線SL的組被設(shè)置在夾著導(dǎo)電部件18的位置處。導(dǎo)電部件18為板狀并且沿YZ平面延伸，并且導(dǎo)電部件18的下端與源線SL連接。絕緣膜19被設(shè)置在導(dǎo)電部件18的兩側(cè)表面上，并且使導(dǎo)電部件18與控制柵電極膜21隔離。與導(dǎo)電部件18連接的源線SL與被設(shè)置在從導(dǎo)電部件18看的X方向上的兩側(cè)的硅柱20連接。

在Y方向上延伸的上層源線30被設(shè)置在導(dǎo)電部件18上并且與導(dǎo)電部件18的上端連接。上層源線30可能與高電位輸出電路HVG和低電位輸出電路LVG連接。從而，經(jīng)由上層源線30和導(dǎo)電部件18從高電位輸出電路HVG或低電位輸出電路LVG向源線SL提供源電位。

根據(jù)該實(shí)施例，與第六和第七實(shí)施例相比，可以進(jìn)一步減小源線SL的電阻。另一方面，根據(jù)第六實(shí)施例，由于可以將相對(duì)高的源電位施加到每個(gè)塊Blk中的除了與選擇串NS0連接的源線SL之外的所有源線，所以可以有效地抑制讀取擾動(dòng)。

在其他方面，該實(shí)施例的配置、操作和效果與上述第六實(shí)施例類似。

第九實(shí)施例

現(xiàn)在將描述第九實(shí)施例。

圖68是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的透視圖。

如圖68所示，在根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置9a中，未設(shè)置單元源線15(見(jiàn)圖1和圖2)，并且硅柱20的下端與硅基板10連接。將雜質(zhì)引進(jìn)硅基板10的上部中，上部為導(dǎo)電的。因此，硅基板10的上部用作源線。在被設(shè)置在塊Blk之間的溝槽58(見(jiàn)圖11A)中設(shè)置導(dǎo)電部件18(見(jiàn)圖66)，可以將源電位施加到硅基板10。

根據(jù)該實(shí)施例，與上述第一實(shí)施例相比，可以省略單元源線。

在其他方面，該實(shí)施例的配置、制造方法、操作和效果與上述第一實(shí)施例類似。

可以在硅基板10中在溝槽53(見(jiàn)圖9A)的正下區(qū)域中形成具有比周邊高的雜質(zhì)濃度的接觸層。

第十實(shí)施例

現(xiàn)在將描述第十實(shí)施例。

圖69是示出根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的透視圖。

如圖69所示，在根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置9b中，未設(shè)置單元源線15(見(jiàn)圖1和圖2)，并且在X方向上的兩個(gè)相鄰硅柱20的下端被連接。在互連27和位線29之間設(shè)置在Y方向上延伸的源線49。在下端被連接的兩個(gè)硅柱20之外，一個(gè)經(jīng)由過(guò)孔28而與位線29連接，另一個(gè)與源線49連接。從而，由兩個(gè)硅柱20組成的U形硅部件在位線29和源線49之間連接。

根據(jù)該實(shí)施例，在形成包括硅柱20和控制柵電極膜21等的層疊體25之后，可以形成源線49。為此，源線49的材料稍微被隨后的工序所限制，材料選擇的自由度為高的。因此，例如，源線49可以由具有相對(duì)低的熔點(diǎn)的金屬材料形成。結(jié)果，例如，容易地減小源線49的互連電阻。

在其他方面，該實(shí)施例的配置、制造方法、操作和效果與上述第一實(shí)施例類似。

根據(jù)上述實(shí)施例，可以實(shí)現(xiàn)具有良好數(shù)據(jù)保持特性的半導(dǎo)體存儲(chǔ)裝置和該半導(dǎo)體存儲(chǔ)裝置的制造方法。

盡管已對(duì)某些實(shí)施例進(jìn)行了說(shuō)明，但是這些實(shí)施例僅作為例子提出，并非旨在限定發(fā)明的范圍。事實(shí)上，在此描述的這些新穎實(shí)施例可以以各種其他形式實(shí)施；此外，能夠在不脫離發(fā)明精神的情況下對(duì)在此描述的實(shí)施例的形式進(jìn)行各種省略、置換、變更。所附權(quán)利要求及其等同物旨在覆蓋落在本發(fā)明的范圍和精神中的這些形式或修改。另外，上述實(shí)施例可以互相組合。