本發(fā)明涉及一種半導體結(jié)構(gòu)，尤其是一種增強型高電子遷移率晶體管結(jié)構(gòu)。

背景技術：

高電子遷移率晶體管(High-Electron-Mobility Transistor，HEMT)是對金屬氧化物半導體場效晶體管(MOSFET)的改良。主要的特點為使用兩種具有不同能隙的半導體材料接合，常見的是將兩種III-V族半導體以磊晶方式接合，例如砷化鎵(GaAs)、氮化鎵(GaN)、砷化鋁鎵(Al_xGa_1-xAs)、氮化鋁鎵(Al_xGa_1-xN)、氮化銦鎵等(In_xGa_1-xN)，在界面間形成為載子通道。

載子的移動受到量子井的限制而受限在二維，因此又被稱作二維電子氣(Two-Dimension Electron Gas，2DEG)。由于減少了一個維度的散射，而使電子的遷移率大幅的提升，從而能在高頻率下操作，適合用于手機芯片、通訊芯片。

然而，這樣的HEMT結(jié)構(gòu)，2DEG是常通的狀態(tài)，因而需要在柵極的結(jié)構(gòu)進行改良，而達到開關的效果，這樣稱為增強型(Enhancement-Mode，E-mode)HEMT。如美國專利US 2010/0258842所示，將p型半導體設置于柵極金屬及通道層之間。如此，借由柵極堆疊下方產(chǎn)生的空乏區(qū)阻斷2DEG，在施加偏壓(Bias Voltage)才使得2DEG導通，以達到主動控制及開關的功效。

目前E-mode HEMT，在這樣的柵極堆疊結(jié)構(gòu)所存在的問題在于，柵極漏電流相當大，這可能導致操作時溫度上升極快，而影響了安全操作，更限制了晶體管的效能。此外，由于p型半導體的與通道層相連接，不同成分半導體在晶體結(jié)構(gòu)不同，從而導致界面性質(zhì)不佳，差排(disclocation)、缺陷甚多、粗糙度大。這會使得在長期使用后，容易從缺陷或差排處，產(chǎn)生界面破損，從而限制了E-mode HEMT的電性質(zhì)及使用壽命。因此，業(yè)界亟需一種改良界面及柵極漏電流的E-Mode HEMT結(jié)構(gòu)。

技術實現(xiàn)要素：

本發(fā)明所要解決的技術問題是提供一種增強型(Enhancement-Mode，E-mode)高電子遷移率晶體管(High-Electron-Mobility Transistor，HEMT)結(jié)構(gòu)。

為了實現(xiàn)上述目的，本發(fā)明提供了一種增強型高電子遷移率晶體管結(jié)構(gòu)，包含一通道層、一阻障層、一接面層、一柵極、一源極以及一漏極。通道層為一第一III-V族半導體所制成，且位于一基板之上。阻障層設置于通道層之上。阻障層為一第一III-V族半導體所制成，包含一第一摻雜區(qū)、一調(diào)整摻雜區(qū)以及一第二摻雜區(qū)，第一摻雜區(qū)及第二摻雜區(qū)為n型第二III-V族半導體、調(diào)整摻雜區(qū)包含一p型第二III-V族半導體，且第一摻雜區(qū)及第二摻雜區(qū)位于調(diào)整摻雜區(qū)兩側(cè)，其中第二III-V族半導體不同于第一III-V族半導體。

接面層位于調(diào)整摻雜區(qū)上，為一p型第三III-V族半導體，接面層的摻雜量高于調(diào)整摻雜區(qū)。柵極位于接面層之上、源極設置于通道層上的一側(cè)，并鄰接第一摻雜區(qū)。漏極位于設置于通道層上的一側(cè)，并鄰接第二摻雜區(qū)漸層，又調(diào)整摻雜區(qū)鄰近接面層的區(qū)域的摻雜濃度高于鄰近通道層的區(qū)域的摻雜濃度。

在一實施例中，調(diào)整摻雜區(qū)包含一基底部以及多個間隔部，其中基底部為一本質(zhì)(intrinsic)第二III-V族半導體，而該多個間隔部設置于基底部上，且該多個間隔部中的摻雜濃度由基底部朝接面層增加，為一階層式的摻雜(graded doping)，又第一摻雜區(qū)及第二摻雜區(qū)為位于基底部上，且位于該多個間隔部的兩側(cè)。

在一實施例中，p型第三III-V族半導體為p型氮化鎵(GaN)或p型氮化鋁鎵(AlzGa1-zN，0<z<0.5)。第二III-V族半導體為氮化鋁鎵(AlxGa1-xN，0<x<0.5)、第一III-V族半導體為氮化鎵(GaN)，第一摻雜區(qū)及第二摻雜區(qū)為摻雜硅(Si)、間隔部為摻雜鎂(Mg)。此時，該多個間隔部中的鋁(Al)比例(x)可以為相等?；蛘?，當p型第三III-V族半導體為p型氮化鎵(GaN)時，基底部及該多個間隔部的鋁比例(x)朝向接面層逐漸遞減。又或者，當p型第三III-V族半導體為p型氮化鋁鎵(Al_zGa_1-zN，0<z<0.5)，在z<x時，基底部及該多個間隔部的鋁比例(x)朝向接面層逐漸遞減，而在z>x時，基底部及該多個間隔部的鋁比例(x)朝向接面層逐漸遞增。

在一實施例中，調(diào)整摻雜區(qū)除了包含一基底部以及多個間隔部之外，還包 含多個界面調(diào)整部，界面調(diào)整部設置該多個間隔部之間，且各界面調(diào)整部為一本質(zhì)第二III-V族半導體，從而使得調(diào)整摻雜區(qū)呈脈沖摻雜(delta doping)或不連續(xù)摻雜。第二III-V族半導體為氮化鋁鎵(Al_xGa_1-xN，0<x<0.5)時，該多個間隔部及該多個界面調(diào)整部中的鋁(Al)比例(x)可以為相等。或者，當p型第三III-V族半導體為p型氮化鎵(GaN)時，基底部、該多個間隔部及該多個界面調(diào)整部的鋁比例(x)朝向接面層逐漸遞減。又或者，當p型第三III-V族半導體為p型氮化鋁鎵(Al_zGa_1-zN，0<z<0.5)，在z<x時，基底部、該多個間隔部、及該多個界面調(diào)整部的鋁比例(x)朝向接面層逐漸遞減，而在z>x時，基底部、該多個間隔部及該多個界面調(diào)整部的鋁比例(x)朝向接面層逐漸遞增。

在一實施例中，基板為硅基板、藍寶石基板、或碳化硅(SiC)基板。

在一實施例中，在基板及通道層之間還包含一緩沖層，緩沖層為氮化鎵(GaN)或氮化鋁(AlN)。

在一實施例中，接面層的摻雜濃度為1x10¹⁸至1x10²⁰cm^-3。而相對應的調(diào)整摻雜區(qū)中第二III-V族半導體的摻雜濃度為1x10¹⁶至1x10²⁰cm^-3、第一摻雜區(qū)及第二摻雜區(qū)的摻雜濃度為1x10¹⁶至1x10²⁰cm^-3。

在一實施例中，在第一摻雜區(qū)及第二摻雜區(qū)之上還設置有一介電層，介電層為氮化硅(Si₃N₄)或二氧化硅(SiO₂)。

本發(fā)明的技術效果在于：

本發(fā)明增強型高電子遷移率晶體管結(jié)構(gòu)借由改變阻障層的材料摻雜，擴大空乏效果以增加開啟電壓、減少柵極漏電流。此外，還借由調(diào)整摻雜區(qū)的漸層摻雜，改善阻障層與接面層之間的界面均質(zhì)性。借此提升界面的品質(zhì)，進而提升元件的電性質(zhì)以及使用。

以下結(jié)合附圖和具體實施例對本發(fā)明進行詳細描述，但不作為對本發(fā)明的限定。

附圖說明

圖1為本發(fā)明增強型高電子遷移率晶體管結(jié)構(gòu)的剖面示意圖；

圖2A為調(diào)整摻雜區(qū)第一實施例的剖面示意圖；

圖2B為調(diào)整摻雜區(qū)第二實施例的剖面示意圖；

圖3A為調(diào)整摻雜區(qū)第一實施例的摻雜濃度示意圖；

圖3B為調(diào)整摻雜區(qū)第二實施例的摻雜濃度示意圖。

其中，附圖標記

1 增強型高電子遷移率晶體管結(jié)構(gòu)

10 基板

20 通道層

25 二維電子氣

30 阻障層

31 第一摻雜區(qū)

33 第二摻雜區(qū)

35 調(diào)整摻雜區(qū)

350 基底部

361 第一間隔部

362 第二間隔部

363 第三間隔部

364 第四間隔部

365 第五間隔部

371 第一界面調(diào)整部

372 第二界面調(diào)整部

40 接面層

51 柵極

53 源極

55 漏極

60 緩沖層

70 介電層.

具體實施方式

下面結(jié)合附圖對本發(fā)明的結(jié)構(gòu)原理和工作原理作具體的描述：

參閱圖1，本發(fā)明增強型高電子遷移率晶體管結(jié)構(gòu)的剖面示意圖。如圖1所示，增強型高電子遷移率晶體管結(jié)構(gòu)1包含基板10、通道層20、阻障層30、接面層40、柵極51、源極53、以及漏極55?；?0為硅基板、藍寶石基板 或碳化硅(SiC)基板。通道層20位于基板10之上，為一第一III-V族半導體所制成，例如，本質(zhì)(intrinsic)氮化鎵(i-GaN)。阻障層30設置于通道層20之上，為第二III-V族半導體所制成，且第二III-V族半導體不同于該第一III-V族半導體。由于材料能階的差異及量子井的限制，在阻障層30與通道層20之間形成一二維電子氣25(Two-Dimension Electron Gas，2DEG)。二維電子氣25在柵極51未施加偏壓時，受到阻障層30的空乏區(qū)而阻斷，當在柵極51施加偏壓時，二維電子氣25導通。

阻障層30包含一第一摻雜區(qū)31、一第二摻雜區(qū)33及一調(diào)整摻雜區(qū)35。第一摻雜區(qū)31及第二摻雜區(qū)33為n型第二III-V族半導體、調(diào)整摻雜區(qū)35包含一p型第二III-V族半導體，第一摻雜區(qū)31及第二摻雜區(qū)33位于調(diào)整摻雜區(qū)35兩側(cè)。第二III-V族半導體可以為氮化鋁鎵(Al_xGa_1-xN)。第一摻雜區(qū)31及第二摻雜區(qū)33為摻雜硅(Si)，摻雜的濃度為1x10¹⁶至1x10²⁰cm^-3。較佳地，摻雜濃度為1x10¹⁷至1x10²⁰cm^-3。

調(diào)整摻雜區(qū)35的底部兩側(cè)連接第一摻雜區(qū)31及第二摻雜區(qū)33，且調(diào)整摻雜區(qū)35底部區(qū)域的摻雜濃度低于頂部的摻雜濃度，其中調(diào)整摻雜區(qū)35與第一摻雜區(qū)31、第二摻雜區(qū)33為同為第二III-V族半導體，但摻雜的成份不同。調(diào)整摻雜區(qū)35中p型第二三III-V族半導體為摻雜鎂(Mg)或鐵(Fe)，摻雜的濃度為1x10¹⁶至1x10²⁰cm^-3。較佳地，摻雜濃度為1x10¹⁷至1x10²⁰cm^-3。進一步地，第一摻雜區(qū)31及第二摻雜區(qū)33亦摻雜鎂(Mg)或鐵(Fe)，但摻雜硅(Si)的濃度高于摻雜鎂(Mg)或鐵(Fe)的濃度。

接面層40設置于調(diào)整摻雜區(qū)35之上，為一p型第三III-V族半導體，一般來說，第三III-V族半導體可以為氮化鎵(GaN)、砷化鎵(GaAs)、氮化鋁鎵(Al_xGa_1-xN)或砷化鋁鎵(Al_xGa_1-xAs)，通常摻雜鎂或鐵，且接面層40的摻雜量高于調(diào)整摻雜區(qū)35。接面層40的摻雜濃度為1x10¹⁸至1x10²⁰cm^-3。較佳地，摻雜濃度為1x10¹⁹至1x10²⁰cm^-3。

柵極51位于接面層40之上，柵極51與接面層40形成一柵極堆疊。源極53設置于通道層20上的一側(cè)，并鄰接第一摻雜區(qū)31。源極53設置于通道層20上的另一側(cè)，并鄰接第二摻雜區(qū)33。柵極51、源極53以及漏極55通常為歐姆接觸金屬，例如鈦、鎳、鈷、金等或其組合。

此外，為了改善基板10與通道層20之間的界面，基板10與通道層20 之間還設置有緩沖層60，緩沖層60可以為氮化鋁(AlN)或氮化鎵(GaN)。

更進一步地，第一摻雜區(qū)31及第二摻雜區(qū)33之上還設置有一介電層70，介電層70為氮化硅(Si₃N₄)或二氧化硅(SiO₂)。

參閱圖2A及圖3A，分別為調(diào)整摻雜區(qū)第一實施例的剖面示意圖以及調(diào)整摻雜區(qū)第一實施例的摻雜濃度示意圖。圖2A及圖3A是呈現(xiàn)第一實施例調(diào)整摻雜區(qū)35的摻雜結(jié)構(gòu)，以及其相對應的摻雜濃度。如圖2A所示，調(diào)整摻雜區(qū)35包含一基底部350以及多個間隔部361～365。第一摻雜區(qū)31及第二摻雜區(qū)33為位于基底部350上，且位于該多個間隔部361～365的兩側(cè)。在此，以第一間隔部361、第二間隔部362、第三間隔部363、第四間隔部364以及第五間隔部365為例，實際上的間隔部的數(shù)量可以依實際需求而調(diào)整?；撞?50為一本質(zhì)(intrinsic)第二III-V族半導體，而第一間隔部361至第五間隔部365為p型第二III-V族半導體，且依序地堆疊于基底部350上。如圖3A所示，且區(qū)間(1)、區(qū)間(2)至區(qū)間(6)，分別對應于基底部350、第一間隔部361至第五間隔部365的摻雜濃度。如圖2A及圖3A所示，第一間隔部361至第五間隔部365，為一漸層式摻雜(grade doping)的方式，由基底部350朝接面層40的方向逐漸增加。

進一步地，以接面層40為p型氮化鎵(GaN)或p型氮化鋁鎵(Al_zGa_1-zN，0<x<0.5)、通道層20為氮化鎵(i-GaN)，且阻障層30的第二III-V族半導體為氮化鋁鎵(Al_xGa_1-xN，0<x<0.5)為例。阻障層30中的第一摻雜區(qū)31及第二摻雜區(qū)33摻雜硅(Si)、該多個間隔部361～365為摻雜鎂(Mg)。此時，且基底部350與間隔部361～365中的鋁(Al)比例(x)可以相等，換句話說，以圖2A為例，基底部350、第一間隔部361、第二間隔部362、第三間隔部363、第四間隔部364以及第五間隔部365的成分分別為Al_x1Ga_1-x1N、Al_x2Ga_1-x2N、Al_x3Ga_1-x3N、Al_x4Ga_1-x4N、Al_x5Ga_1-x5N及Al_x6Ga_1-x6N，且x1＝x2＝x3＝x4＝x5＝x6。

此外，基底部350、第一間隔部361、第二間隔部362、第三間隔部363、第四間隔部364以及第五間隔部365的鋁成份(x)亦可以為不相等。例如，接面層40的p型第三III-V族半導體為p型氮化鎵(GaN)時，鋁含量可以為x1>x2>x3>x4>x5>x6。又接面層40的p型第三III-V族半導體為p型氮化鋁鎵(Al_zGa_1-zN，0<x<0.5)，當z<x時，x1>x2>x3>x4>x5>x6，而在z>x時，x1<x2<x3<x4<x5<x6。

參閱圖2B及圖3B，分別為調(diào)整摻雜區(qū)第二實施例的剖面示意圖以及調(diào)整摻雜區(qū)第二實施例的摻雜濃度示意圖。圖2B及圖3B是呈現(xiàn)第二實施例調(diào)整摻雜區(qū)35的摻雜結(jié)構(gòu)，以及其相對應的摻雜濃度。調(diào)整摻雜區(qū)35包含一基底部350以及多個間隔部361、362、363，且間隔部361、362、363之間設置有界面調(diào)整部371、372。如圖2B所示，在此以第一間隔部361、第二間隔部362、第三間隔部363、第一界面調(diào)整部371以及第二界面調(diào)整部372為例，實際上的間隔部及界面調(diào)整部的數(shù)量可以依實際需求而調(diào)整。第一間隔部361、第一界面調(diào)整部371、第二間隔部362、第二界面調(diào)整部372以及第三間隔部363依序地堆疊于基底部350上。第一摻雜區(qū)31及第二摻雜區(qū)33位于基底部350上，且位于間隔部361、362、363以及界面調(diào)整部371、372的兩側(cè)。

在此，基底部350、第一界面調(diào)整部371以及第二界面調(diào)整部372為本質(zhì)第二III-V族半導體。如圖3B所示，區(qū)間(1)、區(qū)間(2)、區(qū)間(3)、區(qū)間(4)、區(qū)間(5)及區(qū)間(6)，分別對應于基底部350、第一間隔部361、第一界面調(diào)整部371、第二間隔部362、第二界面調(diào)整部372以及第三間隔部363。如圖3B所示，第三間隔部363的摻雜濃度高于第一間隔部361，又由于界面調(diào)整部371、372的設置，摻雜的方式為一脈沖摻雜(Delta doping)。

借由第一實施例及第二實施例的摻雜方式，使得通道層及接面層之間的摻雜量為逐步改變，這能使晶格排列較為接近，而能減少差排(disclocation)及缺陷，并降低界面粗糙度，還能有效提高元件的電性及壽命。

此外，調(diào)整摻雜區(qū)35間的各分層的鋁成分如同前述，可以相同或不相同。以接面層40為p型氮化鎵(GaN)或p型氮化鋁鎵(Al_zGa_1-zN，0<x<0.5)、通道層20為氮化鎵(i-GaN)，以及阻障層30的第二III-V族半導體為氮化鋁鎵(Al_xGa_1-xN，0<x<0.5)為例。在阻障層30中的第一摻雜區(qū)31及第二摻雜區(qū)33摻雜硅(Si)，間隔部361、362、363為摻雜鎂(Mg)、而基底部350、界面調(diào)整部371、372為無摻雜。間隔部361、362、363及界面調(diào)整部371中的鋁(Al)比例(x)可以相等，也就是，以圖2B為例，基底部350、第一間隔部361、第一界面調(diào)整部371、第二間隔部362、第二界面調(diào)整部372以及第三間隔部363的成分分別為Al_x1Ga_1-x1N、Al_x2Ga_1-x2N、Al_x3Ga_1-x3N、Al_x4Ga_1-x4N、Al_x5Ga_1-x5N及Al_x6Ga_1-x6N，且x1＝x2＝x3＝x4＝x5＝x6。

此外，鋁成份(x)亦可以為不相等。例如，接面層40為p型氮化鎵(GaN) 時，x1>x2>x3>x4>x5>x6。又例如，接面層40為p型氮化鋁鎵(Al_zGa_1-zN，0<x<0.5)，當z<x時，x1>x2>x3>x4>x5>x6，而在z>x時，x1<x2<x3<x4<x5<x6。

在此，本發(fā)明增強型高電子遷移率晶體管結(jié)構(gòu)為改變阻障層的材料摻雜，從而減少界面上的缺陷及差排，進而改善了阻障層與接面層之間界面的均質(zhì)性。此外，此摻雜方式使得柵極下方的空乏區(qū)增加，從而增加開啟電壓、減少柵極漏電流，從而提升元件的電性質(zhì)以及使用壽命。

當然，本發(fā)明還可有其它多種實施例，在不背離本發(fā)明精神及其實質(zhì)的情況下，熟悉本領域的技術人員當可根據(jù)本發(fā)明作出各種相應的改變和變形，但這些相應的改變和變形都應屬于本發(fā)明所附的權利要求的保護范圍。