本發(fā)明涉及半導(dǎo)體工藝與器件。

背景技術(shù)：

自從早年德州儀器的Jack Kilby博士發(fā)明了集成電路之時(shí)起，科學(xué)家們和工程師們已經(jīng)在半導(dǎo)體器件和工藝方面作出了眾多發(fā)明和改進(jìn)。近50年來(lái)，半導(dǎo)體尺寸已經(jīng)有了明顯的降低，這轉(zhuǎn)化成不斷增長(zhǎng)的處理速度和不斷降低的功耗。迄今為止，半導(dǎo)體的發(fā)展大致遵循著摩爾定律，摩爾定律大致是說(shuō)密集集成電路中晶體管的數(shù)量約每?jī)赡攴丁，F(xiàn)在，半導(dǎo)體工藝正在朝著20nm以下發(fā)展，其中一些公司正在著手14nm工藝。這里僅提供一個(gè)參考，一個(gè)硅原子約為0.2nm，這意味著通過(guò)20nm工藝制造出的兩個(gè)獨(dú)立組件之間的距離僅僅約為一百個(gè)硅原子。

半導(dǎo)體器件制造因此變得越來(lái)越具有挑戰(zhàn)性，并且朝著物理上可能的極限推進(jìn)。華力微電子有限公司^TM是致力于半導(dǎo)體器件和工藝研發(fā)的領(lǐng)先的半導(dǎo)體制造公司之一。

在制造典型柵極尺寸小于50nm的晶體管時(shí)，所謂的“高k/金屬柵極”(HKMG)技術(shù)已經(jīng)普及。根據(jù)HKMG制造工藝流程，包括在柵電極中的絕緣層由高k材料構(gòu)成。這與常規(guī)的氧化物/多晶硅(poly/SiON)方法相反，在常規(guī)的氧化物/多晶硅方法中，柵電極絕緣層通常由氧化物構(gòu)成，在基于硅的器件情況下優(yōu)選二氧化硅或氮氧化硅。目前，有兩種不同的方法在半導(dǎo)體制造工藝流程中實(shí)現(xiàn)HKMG。第一種方法稱為柵極-首先，制造工藝流程類似于傳統(tǒng)poly/SiON方法過(guò)程中采取的流程。首先形成柵電極，包括高k電介質(zhì)膜和功函數(shù)金屬膜，繼之以后續(xù)的晶體管制造階段，例如，源極區(qū)域和漏極區(qū)域的限定、部分基板表面的硅化、金屬化等等。另一方面，根據(jù)也稱之為柵極-最后或替換柵極的第二種方案，在存在犧牲虛柵極的情況下執(zhí)行各個(gè)制造階段，諸如摻雜劑離子注入、源極區(qū)域和漏極區(qū)域形成以及基板硅化。該虛柵極在高溫源極/漏極成型以及所有硅化物退火周期都已執(zhí)行之后由真實(shí)的柵極替代。

技術(shù)實(shí)現(xiàn)要素：

以下給出一個(gè)或多個(gè)方面的簡(jiǎn)要概述以提供對(duì)這些方面的基本理解。此概述不是所有構(gòu)想到的方面的詳盡綜覽，并且既非旨在指認(rèn)出所有方面的關(guān)鍵性或決定性要素亦非試圖界定任何或所有方面的范圍。其唯一的目的是要以簡(jiǎn)化形式給出一個(gè)或多個(gè)方面的一些概念以為稍后給出的更加詳細(xì)的描述之序。

根據(jù)本發(fā)明的一方面，提供了一種用于制造半導(dǎo)體器件的金屬柵極的方法，該方法包括提供襯底；在該襯底上提供第一金屬柵極型晶體管區(qū)域和第二金屬柵極型晶體管區(qū)域，其中該第一金屬柵極型晶體管區(qū)域和該第二金屬柵極型晶體管區(qū)域的每一者包括虛柵極；在該第一金屬柵極型晶體管區(qū)域和該第二金屬柵極型晶體管區(qū)域周圍提供零階層間介電ILD0層；在該ILD0層之上形成可灰化的第一層；在該第一層之上形成第二層，該第二層包括碳化硅SiC；執(zhí)行圖案化工藝以移除該第一金屬柵極型晶體管區(qū)域中的虛柵極并在該第一金屬柵極型晶體管區(qū)域中形成第一金屬柵極，該第一金屬柵極為第一金屬柵極型；執(zhí)行第一化學(xué)機(jī)械拋光CMP工藝以拋光該第一金屬柵極型晶體管區(qū)域中的該第一金屬柵極，其中該第一CMP工藝包括移除該第二層但不移除該第一層；以及通過(guò)灰化法移除該第一層。

附圖說(shuō)明

圖1A-1F示出用于制造半導(dǎo)體器件的傳統(tǒng)兩步法CMP工藝的過(guò)程。

圖2A示出在根據(jù)本公開內(nèi)容的制造半導(dǎo)體器件的改進(jìn)的兩步法CMP工藝期間，在ILD0CMP之后，可在ILD0層之上形成第一層和第二層。

圖2B示出可在根據(jù)本公開內(nèi)容的改進(jìn)的兩步法CMP工藝期間移除虛柵極以形成腔。

圖2C示出在根據(jù)本公開內(nèi)容的改進(jìn)的兩步法CMP工藝期間可執(zhí)行圖案化工藝以使替代的柵極材料可被填充到圖2B所示的腔中以形成金屬柵極。

圖2D示出可執(zhí)行鋁CMP以拋光圖2C中形成的柵極的頂表面，使得控制拋光在圖2A中所示的第二層被移除之后在圖2A中所示的第一層的頂表面處停止。

圖2E示出在第二層如圖2D所示地被移除之后，圖2A中所示的第一層可通過(guò)灰化法來(lái)移除。

參照以下附圖，可實(shí)現(xiàn)對(duì)各個(gè)實(shí)施例的本質(zhì)和優(yōu)點(diǎn)的進(jìn)一步理解。在附圖中，類似組件或特征可具有相同的附圖標(biāo)記。此外，相同類型的各個(gè)組件可通過(guò)在附圖標(biāo)記后跟隨破折號(hào)以及在類似組件間進(jìn)行區(qū)分的副標(biāo)記來(lái)區(qū)分。如果在說(shuō)明書中僅使用第一附圖標(biāo)記，則該描述適用于具有相同第一附圖標(biāo)記的任何一個(gè)類似組件而不管副附圖標(biāo)記。

具體實(shí)施方式

本公開內(nèi)容涉及用于半導(dǎo)體的高k/金屬柵極(HKMG)疊層的制造，尤其涉及降低該HKMG疊層形成之后O2向IL中的擴(kuò)散。

給出以下描述以使得本領(lǐng)域技術(shù)人員能夠?qū)嵤┖褪褂帽景l(fā)明并將其結(jié)合到具體應(yīng)用背景中。各種變型、以及在不同應(yīng)用中的各種使用對(duì)于本領(lǐng)域技術(shù)人員將是容易顯見(jiàn)的，并且本文定義的一般性原理可適用于較寬范圍的實(shí)施例。由此，本發(fā)明并不限于本文中給出的實(shí)施例，而是應(yīng)被授予與本文中公開的原理和新穎性特征相一致的最廣義的范圍。

在以下詳細(xì)描述中，闡述了許多特定細(xì)節(jié)以提供對(duì)本發(fā)明的更透徹理解。然而，對(duì)于本領(lǐng)域技術(shù)人員顯而易見(jiàn)的是，本發(fā)明的實(shí)踐可不必局限于這些具體細(xì)節(jié)。換言之，公知的結(jié)構(gòu)和器件以框圖形式示出而沒(méi)有詳細(xì)顯示，以避免模糊本發(fā)明。

請(qǐng)讀者注意與本說(shuō)明書同時(shí)提交的且對(duì)公眾查閱本說(shuō)明書開放的所有文件及文獻(xiàn)，且所有這樣的文件及文獻(xiàn)的內(nèi)容以參考方式并入本文。除非另有直接說(shuō)明，否則本說(shuō)明書(包含任何所附權(quán)利要求、摘要和附圖)中所揭示的所有特征皆可由用于達(dá)到相同、等效或類似目的的可替代特征來(lái)替換。因此，除非另有明確說(shuō)明，否則所公開的每一個(gè)特征僅是一組等效或類似特征的一個(gè)示例。

而且，權(quán)利要求中未明確表示用于執(zhí)行特定功能的裝置、或用于執(zhí)行特定功能的步驟的任意組件皆不應(yīng)被理解為如35USC第112章節(jié)第6段中所規(guī)定的裝置或步驟條款。特別地，在此處的權(quán)利要求中使用“….的步驟”或“….的動(dòng)作”并不表示涉及35USC第112章第6段的規(guī)定。

注意，在使用到的情況下，標(biāo)志左、右、前、后、頂、底、正、反、順時(shí)針和逆時(shí)針僅僅是出于方便的目的所使用的，而并不暗示任何具體的固定方向。事實(shí)上，它們被用于反映對(duì)象的各個(gè)部分之間的相對(duì)位置和/或方向。

高k柵極結(jié)構(gòu)中的金屬柵極電極使用鋁或鋁合金具有成本和性能優(yōu)勢(shì)。鋁柵極化學(xué)機(jī)械拋光(CMP)工藝對(duì)于制造具有鋁柵極的高k金屬柵極晶體管是一項(xiàng)非常重要的工藝。為了增加間隙填充空間，鋁柵極結(jié)構(gòu)的CMP工藝典型地包括兩個(gè)CMP步驟：用于P型鋁柵極晶體管(PFET)的CMP工藝和用于N型鋁柵極晶體管(NFET)的CMP工藝。在用于PFET的CMP工藝中，首先在PMOS區(qū)域中移除虛多晶硅。在此步驟期間，隨后完成PMOS區(qū)域的功函數(shù)沉積并且形成PMOS區(qū)域的金屬柵極。在形成PMOS區(qū)域的金屬柵極之后，在NMOS區(qū)域中移除虛多晶硅，然后完成NMOS區(qū)域的功函數(shù)沉積并且形成NMOS區(qū)域的金屬柵極。盡管此兩步法的CMP工藝相對(duì)較長(zhǎng)，但是避免了功函數(shù)金屬沉積的選擇性蝕刻，后者更加難以控制。

圖1A-1F示出用于制造半導(dǎo)體器件的傳統(tǒng)兩步法CMP工藝的過(guò)程。圖1A示出通過(guò)此工藝可在襯底之上提供半導(dǎo)體器件100。如圖所示，可使用雙側(cè)壁間隔物工藝在襯底之上提供間隔物106a-b。出于解說(shuō)的目的，術(shù)語(yǔ)側(cè)壁間隔物可指代第一側(cè)壁間隔物106a和第二側(cè)壁間隔物106b。在一個(gè)實(shí)施例中，側(cè)壁間隔物106從內(nèi)向外的順序結(jié)構(gòu)是第一側(cè)壁間隔物106a的氧化硅層-第一側(cè)壁間隔物106a的氮化硅層-第二側(cè)壁間隔物106b的氧化硅層-第二側(cè)壁間隔物106b的氮化硅層。在其他實(shí)施例中，可通過(guò)單側(cè)壁間隔物工藝形成，例如側(cè)壁間隔物可僅由氧化硅和氮化硅之一構(gòu)成。

還是如圖1A所示，可例如通過(guò)CVD工藝或PVD工藝在襯底上形成層間介電層104。層間介電層104可被稱為零階層間介電層或ILD0。層間介電層104可由任何恰當(dāng)?shù)慕^緣材料構(gòu)成，諸如氧化硅或氮化硅等。仍是如圖所示，半導(dǎo)體器件100可包括P型金屬柵極晶體管區(qū)域(PFET)中的第一虛柵極108a、N型金屬柵極晶體管區(qū)域(NFET)中的第二虛柵極108b。還是如圖所示，可在ILD0 104之上形成硬掩模層102。硬掩模層102可在CMP工藝之后形成于ILD0 104上并且包括氮化鈦(TiN)和/或HMOX。

圖1B示出可執(zhí)行圖案化工藝以使得PFET處的虛柵極108a可被移除以形成腔110。圖1C示出可向腔110中沉積PFET功函數(shù)金屬柵極材料(例如，鋁)以形成PFET替代金屬柵極112a。圖1D示出隨后可使用鋁CMP工藝拋光該替代金屬柵極112a的頂表面以確保金屬柵極112a的高度。ILD0 104一般被用于降低此CMP工藝過(guò)程中的過(guò)度損傷以確保所沉積的替代金屬柵極112a的高度的精確度。此外，ILD0 104也可被用作后續(xù)形成的通孔和金屬互連的應(yīng)力釋放層以保護(hù)半導(dǎo)體器件100。特別地，在此CMP過(guò)程中可使用相對(duì)較高的拋光速度來(lái)拋光該替代的金屬柵極112a和ILD0 104。圖1E示出NFET處的虛柵極108b被移除以形成腔110。圖1F示出可向腔110中沉積功函數(shù)金屬柵極材料以形成NFET替代金屬柵極112b，并且可執(zhí)行另一CMP工藝以使替代金屬柵極112b與ILD0 104齊平。

由于上述常規(guī)的兩步法CMP工藝一般采用拋光漿料，其具有比鋁移除速率更大的多晶硅移除速率，因此往往對(duì)ILD0 104的表面進(jìn)行過(guò)度拋光。傳統(tǒng)上，為了解決ILD0 104的此過(guò)度拋光，可沉積額外的ILD0 104。例如，若形成PMOS和NMOS柵極之后的ILD0 104的期望厚度為600埃，且每次ILD0 CMP工藝由于此過(guò)度拋光導(dǎo)致100埃損耗，則可以以800埃的厚度沉積初始ILD0 104以補(bǔ)償上述兩步法CMP工藝過(guò)程中的ILD0損耗。

然而，由于ILD0的初始厚度也是在圖1B所示的PMOS虛柵極移除過(guò)程中形成的腔110的高度。相應(yīng)地，更厚的ILD0意味著更深的腔110以及腔110的深度與寬度之間比率的增大，因?yàn)镮LD0的寬度相對(duì)保持不變。此增大的比率(由于必須考慮ILD0損耗)會(huì)增大在腔110中填充柵極材料的難度。

本公開內(nèi)容致力于解決目前由于必須考慮兩步法CMP工藝中的ILD0損耗而提高了在腔110中填充柵極材料的難度的問(wèn)題。本公開內(nèi)容的一個(gè)方面是一種通過(guò)在ILD0層之上形成特殊層以代替?zhèn)鹘y(tǒng)TiN硬掩模102來(lái)制造金屬柵極的方法，以避免由于傳統(tǒng)的ILD0CMP造成的ILD0損耗。

本公開內(nèi)容的附加的方面以及其他特征將在以下說(shuō)明書中陳述，且在本領(lǐng)域普通技術(shù)人員分析了以下內(nèi)容后將部分地變得顯而易見(jiàn)，或可從本公開內(nèi)容的實(shí)施中獲知。本公開內(nèi)容的優(yōu)點(diǎn)可特別如在所附權(quán)利要求中所指出地那樣實(shí)現(xiàn)和獲得。

根據(jù)本公開內(nèi)容，一些技術(shù)效果可部分地通過(guò)一種制造金屬柵極的方法來(lái)達(dá)成，該方法包括：在ILD0CMP之后，在ILD0層之上形成薄的第一可灰化膜層；然后在該第一層之上形成薄的第二介電層；在針對(duì)第一區(qū)域(例如PMOS或NMOS)的鋁CMP工藝期間，通過(guò)拋光移除第二層直至第一可灰化膜層的頂表面；以及然后通過(guò)諸如燃燒之類的灰化法移除第一可灰化膜層。以此方式，相比于傳統(tǒng)方法可降低第一鋁CMP步驟過(guò)程中的ILD0損耗并由此降低ILD0的初始高度，這進(jìn)而可以降低填充在腔中的初始虛柵極的高度，并由此相比于傳統(tǒng)方法改善虛柵極的填充工藝。

圖2A-E示出根據(jù)本公開內(nèi)容的用于制造半導(dǎo)體器件的金屬柵極的改進(jìn)工藝。這些示圖中示出的工藝相比于上文通過(guò)圖1A-1F描述和解說(shuō)的兩步法CMP工藝帶來(lái)了改進(jìn)，因此參考圖1A-F來(lái)進(jìn)行描述。應(yīng)理解，盡管這些圖中示出的改進(jìn)工藝以PMOS柵極制造開始，但這并不是限制性的。在一些其他實(shí)施例中，根據(jù)本公開內(nèi)容的改進(jìn)工藝可以NMOS柵極制造開始。圖2A示出在此改進(jìn)工藝期間，在ILD0CMP之后，可在ILD0 104之上形成兩個(gè)層。如上所述，第一層204可以是薄可灰化層，諸如無(wú)定形碳膜層。在一些實(shí)施例中，可使用合適的化學(xué)氣相沉積(CVD)、濺射沉積、和/或任何其他合適的工藝來(lái)生長(zhǎng)第一層204。第一層204的無(wú)定形碳膜的屬性可根據(jù)沉積期間使用的參數(shù)而變化。在一些實(shí)施例中，第一層的厚度可被控制在介于300埃至1000埃之間。還是如上所述的，在根據(jù)本公開內(nèi)容的改進(jìn)工藝期間可在第一層204之上形成第二層202。第二層202可包括碳化硅(SiC)。在一些實(shí)施例中，第二層202的厚度可被控制在100埃至500埃。

圖2B示出虛柵極108a可被移除以形成腔110a。在一些實(shí)施例中，可通過(guò)使用能溶解多晶硅的氫氧化四甲銨(TMAH)工藝來(lái)完成該移除。在一些實(shí)現(xiàn)中，可以使腔110a的開口比虛柵極108的寬度更寬。圖2C示出可執(zhí)行圖案化工藝以使得替代的柵極材料可被填充至腔110a中以形成柵極112a。圖2D示出可執(zhí)行鋁CMP以拋光柵極112a的頂表面，使得控制拋光在第二層202被移除之后在第一層204的頂表面處停止。在一些實(shí)施例中，第二層202可使用干法蝕刻工藝?yán)缰饕ㄟ^(guò)諸如NF₃之類的氟化氣體來(lái)移除。圖2E示出在移除第二層202之后，可通過(guò)灰化法移除第一層204。在一些實(shí)施例中，第一層204的移除可涉及使用氧化氣體。例如，可使用O₂燒掉包括如上所述的無(wú)定形碳的可灰化的第一層204。在圖2E所示的步驟之后，用于制造金屬柵極的該改進(jìn)工藝可以與上述常規(guī)工藝類似的方式繼續(xù)——例如，形成TiN硬掩模、移除NMOS處的虛柵極、填充替代柵極材料以形成NMOS柵極以及執(zhí)行鋁CMP以拋光NMOS柵極的頂表面。根據(jù)此改進(jìn)的工藝，通過(guò)第一層204和第二層202，可避免此工藝中第一鋁CMP步驟過(guò)程中的ILD0損耗。以此方式，相比于上述傳統(tǒng)工藝，可以降低在此改進(jìn)的兩步法CMP工藝期間為了考慮ILD0損耗所需要沉積的ILD0 104的初始厚度。

如貫穿本申請(qǐng)的各個(gè)部分所解釋的，本發(fā)明的實(shí)施例相比于現(xiàn)有技術(shù)和方法可提供許多優(yōu)點(diǎn)。應(yīng)領(lǐng)會(huì)，本發(fā)明的各實(shí)施例與現(xiàn)有系統(tǒng)和工藝相兼容。例如，根據(jù)本發(fā)明的實(shí)施例所描述的成型腔可使用現(xiàn)有裝備來(lái)制造。根據(jù)本發(fā)明的實(shí)施例的成型腔可易于用來(lái)制造諸如CMOS、PMOS、NMOS等各種類型的器件。

盡管上文是對(duì)特定實(shí)施例的全面描述，但是也可使用各種變型、替換構(gòu)造和等效方案。除了上述內(nèi)容之外，還存在其他的實(shí)施例。因此，上述描述和說(shuō)明不應(yīng)當(dāng)被解釋為限制由所附權(quán)利要求限定的本發(fā)明的范圍。