本發(fā)明涉及CMOS圖像傳感器技術(shù)領(lǐng)域，更具體地，涉及一種可防止劃片時(shí)造成短路問題的CMOS圖像傳感器結(jié)構(gòu)及其制作方法。

背景技術(shù)：

圖像傳感器是指將光信號(hào)轉(zhuǎn)換為電信號(hào)的裝置，其中大規(guī)模商用的圖像傳感器芯片包括電荷耦合器件(CCD)和互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)圖像傳感器芯片兩大類。CMOS圖像傳感器和傳統(tǒng)的CCD傳感器相比具有低功耗，低成本和與CMOS工藝兼容等特點(diǎn)，因此得到越來越廣泛的應(yīng)用。現(xiàn)在CMOS圖像傳感器不僅用于微型數(shù)碼相機(jī)(DSC)，手機(jī)攝像頭，攝像機(jī)和數(shù)碼單反(DSLR)等消費(fèi)電子領(lǐng)域，而且在汽車電子，監(jiān)控，生物技術(shù)和醫(yī)學(xué)等領(lǐng)域也得到了廣泛的應(yīng)用。

由于手機(jī)、筆記本電腦等便攜式設(shè)備的普及，需要的管芯越來越小型化，但功能卻越來越復(fù)雜和全面。為了滿足在一定的芯片面積內(nèi)實(shí)現(xiàn)復(fù)雜功能的要求，我們可以采用堆疊式芯片結(jié)構(gòu)，即通過硅片之間的鍵合、減薄和劃片等工藝將不同功能的芯片堆疊在一起，這樣就可以在不增加芯片面積的情況下將不同功能的芯片組合在一起。芯片堆疊技術(shù)可以同時(shí)節(jié)約芯片的面積和提高性能，這種將兩種或兩種以上芯片堆疊在一起的技術(shù)也就是3D(Three Dimension)堆疊芯片技術(shù)。

以CMOS圖像傳感器芯片為例，其通常包括用于感光的圖像傳感器像素單元陣列、信號(hào)控制、讀出和處理等邏輯電路；如使用3D堆疊芯片技術(shù)，我們可以在一塊芯片上形成用于感光的像素單元陣列結(jié)構(gòu)，而在另一塊芯片上形成信號(hào)控制、讀出和處理等邏輯電路，然后將這兩種不同的芯片通過混合式鍵合工藝堆疊在一起，形成一塊完整的CMOS圖像傳感器芯片。

在3D堆疊芯片完成制作以后，需要進(jìn)行減薄和劃片的工藝，將硅片上幾百顆或者幾千顆管芯切割開。如圖1所示，為劃片過程的示意圖，芯片之間的劃片槽11區(qū)域是用于硅片切割的區(qū)域；可使用激光燒蝕劃片技術(shù)，對(duì)管芯陣列進(jìn)行X方向和Y方向的劃片切割，將硅片分割成一個(gè)個(gè)獨(dú)立的管芯。由于激光燒蝕劃片過程會(huì)產(chǎn)生硅殘?jiān)鼰Y(jié)物10，這些燒結(jié)物會(huì)殘留在管芯的側(cè)壁區(qū)域。如圖2所示，為管芯上殘留有硅殘?jiān)鼰Y(jié)物10’時(shí)的斷面圖，由于在感光芯片側(cè)使用的是n型襯底14，需要在n型襯底上接電源13，以保證PN結(jié)反偏；而在邏輯芯片側(cè)使用的是常規(guī)的p型襯底16，需要在p型襯底上接地12以保證PN結(jié)反偏。而硅殘?jiān)鼰Y(jié)物10’如殘留在芯片的側(cè)面，由于硅殘?jiān)鼰Y(jié)物的導(dǎo)電作用，就會(huì)將感光芯片側(cè)使用的n型襯底和邏輯芯片側(cè)的p型襯底短接在一起，形成了電源到地的一個(gè)短路路徑15，造成了芯片靜態(tài)電流的上升甚至功能的失效。

因此，在3D堆疊式CMOS圖像傳感器中，需要設(shè)計(jì)一種新的結(jié)構(gòu)和形成方法，以防止硅片劃片過程中產(chǎn)生的硅殘?jiān)鼰Y(jié)物造成的上方的感光芯片和下方的邏輯芯片之間的短路現(xiàn)象。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種防止劃片造成短路的CMOS圖像傳感器結(jié)構(gòu)及制作方法。

為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下：

一種防止劃片造成短路的CMOS圖像傳感器結(jié)構(gòu)，包括：上下堆疊在一起的感光芯片和邏輯芯片；

所述感光芯片自上而下包括：n型襯底、第一介質(zhì)層，所述邏輯芯片自下而上包括：p型襯底、第二介質(zhì)層；

所述感光芯片設(shè)有第一內(nèi)部電路區(qū)域，其包括：

設(shè)于n型襯底下表面用于感光的像素單元陣列和設(shè)于第一介質(zhì)層中的第一金屬互連層；

所述邏輯芯片設(shè)有第二內(nèi)部電路區(qū)域，其包括：

設(shè)于p型襯底上表面的信號(hào)控制、讀出及處理電路和設(shè)于第二介質(zhì)層中的第二金屬互連層；

所述第一、第二內(nèi)部電路區(qū)域上下對(duì)應(yīng)，所述感光芯片和邏輯芯片通過第一、第二介質(zhì)層相粘合，并通過第一、第二金屬互連層形成電連接；

在第一、第二內(nèi)部電路區(qū)域的外側(cè)設(shè)有貫通感光芯片并延伸至邏輯芯片中的復(fù)合隔離結(jié)構(gòu)，所述復(fù)合隔離結(jié)構(gòu)包括：

貫通形成于n型襯底中的深P阱貫通注入?yún)^(qū)及形成于其內(nèi)部的第一P+注入?yún)^(qū)、與第一P+注入?yún)^(qū)相連并形成于第一介質(zhì)層中的第三金屬互連層、與第三金屬互連層相連并形成于第二介質(zhì)層中的第四金屬互連層、與第四金屬互連層相連并形成于p型襯底中的第二P+注入?yún)^(qū)。

優(yōu)選地，所述第一介質(zhì)層下表面設(shè)有第一粘合層，其中設(shè)有與第一金屬互連層相連的第一混合鍵合壓焊點(diǎn)以及與第三金屬互連層相連的第三混合鍵合壓焊點(diǎn)，所述第二介質(zhì)層上表面設(shè)有第二粘合層，其中設(shè)有與第二金屬互連層相連的第二混合鍵合壓焊點(diǎn)以及與第四金屬互連層相連的第四混合鍵合壓焊點(diǎn)，所述感光芯片和邏輯芯片通過第一、第二粘合層、第一-第四混合鍵合壓焊點(diǎn)進(jìn)行鍵合粘合在一起，并形成感光芯片和邏輯芯片之間的電連接以及與復(fù)合隔離結(jié)構(gòu)之間的電連接。

優(yōu)選地，所述復(fù)合隔離結(jié)構(gòu)設(shè)于第一、第二內(nèi)部電路區(qū)域外側(cè)并靠近芯片劃片槽的區(qū)域。

優(yōu)選地，所述用于感光的像素單元陣列包括光電二極管、傳輸晶體管柵極，所述信號(hào)控制、讀出及處理電路包括存儲(chǔ)電容及用于形成信號(hào)控制、讀出和處理電路的數(shù)字和模擬電路晶體管。

一種上述的防止劃片造成短路的CMOS圖像傳感器結(jié)構(gòu)的制作方法，包括感光芯片和邏輯芯片的制備及連接；其中，

所述感光芯片的制備包括：

使用CMOS前道制造工藝，在n型襯底上形成用于感光的像素單元陣列，包括形成光電二極管、傳輸晶體管柵極結(jié)構(gòu)；

使用離子注入和退火工藝，在n型襯底中形成深p阱貫通注入?yún)^(qū)；

使用P+源漏注入工藝，在深p阱貫通注入?yún)^(qū)內(nèi)形成第一P+注入?yún)^(qū)；

使用后道制造工藝，在第一介質(zhì)層中形成第一、第三金屬互連層結(jié)構(gòu)；

在第一粘合層中通過大馬士革工藝形成第一、第三混合鍵合壓焊點(diǎn)圖形；

所述邏輯芯片的制備包括：

使用CMOS前道制造工藝，在p型襯底上形成信號(hào)控制、讀出及處理電路，包括形成存儲(chǔ)電容及用于形成信號(hào)控制、讀出和處理電路的數(shù)字和模擬電路晶體管結(jié)構(gòu)；

使用P+源漏注入工藝，在p型襯底中形成第二P+注入?yún)^(qū)；

使用后道制造工藝，在第二介質(zhì)層中形成第二、第四金屬互連層結(jié)構(gòu)；

在第二粘合層中通過大馬士革工藝形成第二、第四混合鍵合壓焊點(diǎn)圖形；

將上述形成的感光芯片和邏輯芯片進(jìn)行堆疊和退火，通過粘合層、混合鍵合壓焊點(diǎn)將兩塊芯片粘合在一起，形成感光芯片和邏輯芯片之間的電連接以及與復(fù)合隔離結(jié)構(gòu)之間的電連接；

最后，通過研磨將感光芯片的n型襯底厚度減薄到所需要的厚度，并使原有的深P阱貫通注入?yún)^(qū)結(jié)構(gòu)在減薄后的n型襯底中實(shí)現(xiàn)上下方向的完全穿透。

優(yōu)選地，形成深p阱貫通注入?yún)^(qū)時(shí)，注入的雜質(zhì)為硼或者硼化合物。

優(yōu)選地，形成深p阱貫通注入?yún)^(qū)時(shí)，注入的深度不小于后續(xù)n型襯底減薄后的厚度。

優(yōu)選地，形成深p阱貫通注入?yún)^(qū)時(shí)，注入的深度為1-5微米。

優(yōu)選地，所述第一-第四混合鍵合壓焊點(diǎn)材料為銅。

從上述技術(shù)方案可以看出，本發(fā)明通過在感光芯片和邏輯芯片的內(nèi)部電路區(qū)域外側(cè)設(shè)置貫通感光芯片并延伸至邏輯芯片中的復(fù)合隔離結(jié)構(gòu)，實(shí)現(xiàn)了邏輯芯片的p型襯底和感光芯片n型襯底中深p阱之間的電學(xué)連接，因此使加在邏輯芯片p型襯底上的接地電位通過金屬互連層和混合鍵合壓焊點(diǎn)也直接接到了感光芯片的深p阱貫通注入?yún)^(qū)域，實(shí)現(xiàn)了深p阱貫通注入?yún)^(qū)的接地，使得深p阱貫通注入?yún)^(qū)和感光芯片n型襯底之間的PN結(jié)處于反偏狀態(tài)，隔絕了處于n型襯底中用于感光的像素單元陣列區(qū)域和外圍的懸浮n型襯底區(qū)；因此，當(dāng)劃片形成的硅殘?jiān)鼰Y(jié)物在堆疊芯片的側(cè)壁上形成殘留時(shí)，其僅連接了懸浮n型襯底區(qū)和p型襯底，因而不會(huì)造成電源到地的短路或靜態(tài)電流的增大。

附圖說明

圖1是圖像傳感器芯片的劃片過程示意圖；

圖2是常規(guī)芯片劃片以后管芯上殘留有硅殘?jiān)鼰Y(jié)物時(shí)的斷面圖；

圖3是本發(fā)明一較佳實(shí)施例的一種防止劃片造成短路的CMOS圖像傳感器結(jié)構(gòu)示意圖；

圖4是本發(fā)明一較佳實(shí)施例中根據(jù)本發(fā)明的防止劃片造成短路的CMOS圖像傳感器結(jié)構(gòu)的制作方法制備形成的感光芯片結(jié)構(gòu)示意圖；

圖5是本發(fā)明一較佳實(shí)施例中根據(jù)本發(fā)明的防止劃片造成短路的CMOS圖像傳感器結(jié)構(gòu)的制作方法制備形成的邏輯芯片結(jié)構(gòu)示意圖；

圖6是本發(fā)明一較佳實(shí)施例中根據(jù)本發(fā)明的防止劃片造成短路的CMOS圖像傳感器結(jié)構(gòu)的制作方法制備形成的感光芯片和邏輯芯片堆疊鍵合后結(jié)構(gòu)示意圖。

圖7是圖6中感光芯片n型襯底減薄后的C MOS圖像傳感器結(jié)構(gòu)示意圖。

具體實(shí)施方式

下面結(jié)合附圖，對(duì)本發(fā)明的具體實(shí)施方式作進(jìn)一步的詳細(xì)說明。

需要說明的是，在下述的具體實(shí)施方式中，在詳述本發(fā)明的實(shí)施方式時(shí)，為了清楚地表示本發(fā)明的結(jié)構(gòu)以便于說明，特對(duì)附圖中的結(jié)構(gòu)不依照一般比例繪圖，并進(jìn)行了局部放大、變形及簡化處理，因此，應(yīng)避免以此作為對(duì)本發(fā)明的限定來加以理解。

在以下本發(fā)明的具體實(shí)施方式中，請(qǐng)參閱圖3，圖3是本發(fā)明一較佳實(shí)施例的一種防止劃片造成短路的CMOS圖像傳感器結(jié)構(gòu)示意圖。如圖3所示，本發(fā)明的一種防止劃片造成短路的CMOS圖像傳感器結(jié)構(gòu)，包括上下堆疊在一起的感光芯片A和邏輯芯片B。

請(qǐng)參閱圖3。所述感光芯片自上而下包括：n型襯底20、第一介質(zhì)層22；所述邏輯芯片自下而上包括：p型襯底38、第二介質(zhì)層36。

所述感光芯片設(shè)有第一內(nèi)部電路區(qū)域C(即圖示垂直虛線以左的區(qū)域)，感光芯片的第一內(nèi)部電路區(qū)域包括：設(shè)于n型襯底20下表面用于感光的像素單元陣列23和21和設(shè)于第一介質(zhì)層22中的第一金屬互連層24。其中，所述用于感光的像素單元陣列可包括光電二極管23和傳輸晶體管柵極21等像素單元結(jié)構(gòu)；第一金屬互連層24可包括多層互連金屬以及用于連接各層互連金屬的通孔等屬于感光芯片的后道金屬互連結(jié)構(gòu)。

所述邏輯芯片設(shè)有第二內(nèi)部電路區(qū)域C(即圖示垂直虛線以左的區(qū)域)，邏輯芯片的第二內(nèi)部電路區(qū)域包括：設(shè)于p型襯底38上表面的信號(hào)控制、讀出及處理電路40和設(shè)于第二介質(zhì)層36中的第二金屬互連層41。其中，所述信號(hào)控制、讀出及處理電路40可包括存儲(chǔ)電容及用于形成信號(hào)控制、讀出和處理電路的數(shù)字和模擬電路晶體管等結(jié)構(gòu)；第二金屬互連層41同樣可包括多層互連金屬以及用于連接各層互連金屬的通孔等屬于邏輯芯片的后道金屬互連結(jié)構(gòu)。

所述第一、第二內(nèi)部電路區(qū)域C上下對(duì)應(yīng)進(jìn)行設(shè)置。所述感光芯片和邏輯芯片通過第一、第二介質(zhì)層26、36相粘合，并通過第一、第二金屬互連層24、41形成電連接。

請(qǐng)參閱圖3。在第一、第二內(nèi)部電路區(qū)域的外側(cè)(即圖示垂直虛線以右的區(qū)域)，設(shè)有貫通感光芯片并延伸至邏輯芯片中的復(fù)合隔離結(jié)構(gòu)；所述復(fù)合隔離結(jié)構(gòu)包括：貫通形成于n型襯底20中的深P阱貫通注入?yún)^(qū)27及形成于深P阱貫通注入?yún)^(qū)27內(nèi)部的第一P+注入?yún)^(qū)29、與第一P+注入?yún)^(qū)29相連并形成于第一介質(zhì)層22中的第三金屬互連層30、與第三金屬互連層30相連并形成于第二介質(zhì)層36中的第四金屬互連層35、與第四金屬互連層35相連并形成于p型襯底38中的第二P+注入?yún)^(qū)37。

所述復(fù)合隔離結(jié)構(gòu)可設(shè)于第一、第二內(nèi)部電路區(qū)域C的外側(cè)、并靠近芯片劃片槽(請(qǐng)參考圖1)的區(qū)域。通過所述復(fù)合隔離結(jié)構(gòu)的隔離，在第一內(nèi)部電路區(qū)域的外圍形成了懸浮n型襯底區(qū)28。通過這個(gè)從上到下貫通并垂直設(shè)置的復(fù)合隔離結(jié)構(gòu)，保護(hù)了復(fù)合隔離結(jié)構(gòu)內(nèi)的芯片內(nèi)部電路區(qū)域；這樣，即使有硅殘?jiān)鼰Y(jié)物31在三維堆疊芯片的側(cè)壁殘留，也不會(huì)造成上方感光芯片A和下方邏輯芯片B之間的短路。

為了增強(qiáng)感光芯片和邏輯芯片之間的鍵合效果，可在所述第一介質(zhì)層22的下表面設(shè)置第一粘合層26，并在第一粘合層26中設(shè)置與第一金屬互連層24相連的第一混合鍵合壓焊點(diǎn)25以及與第三金屬互連層30相連的第三混合鍵合壓焊點(diǎn)32；同時(shí)，可在所述第二介質(zhì)層36的上表面設(shè)置第二粘合層33，并在第二粘合層33中設(shè)置與第二金屬互連層41相連的第二混合鍵合壓焊點(diǎn)39以及與第四金屬互連層35相連的第四混合鍵合壓焊點(diǎn)34。所述感光芯片和邏輯芯片通過第一、第二粘合層26、33的粘合、第一-第二混合鍵合壓焊點(diǎn)25、39、第三-第四混合鍵合壓焊點(diǎn)32、34進(jìn)行鍵合粘合在一起，并形成感光芯片和邏輯芯片之間的電連接以及與復(fù)合隔離結(jié)構(gòu)之間的電連接。

由于上述復(fù)合隔離結(jié)構(gòu)從感光芯片到邏輯芯片上下是貫通的，實(shí)現(xiàn)了邏輯芯片的p型襯底38和感光芯片上的深p阱27之間的電學(xué)連接；因此加在邏輯芯片p型襯底38上的接地電位通過互連金屬(第三、第四金屬互連層30、35)和混合鍵合壓焊點(diǎn)(第三、第四混合鍵合壓焊點(diǎn)32、34)也直接接到了感光芯片的深p阱貫通注入?yún)^(qū)域27，實(shí)現(xiàn)了深p阱貫通注入?yún)^(qū)27的接地。因此深p阱貫通注入?yún)^(qū)27和感光芯片的n型襯底20(垂直虛線以左部分)之間的PN結(jié)處于反偏狀態(tài)，隔絕了處于n型襯底中用于感光的像素單元陣列區(qū)域(第一內(nèi)部電路區(qū)域C)和外圍的懸浮n型襯底區(qū)28。當(dāng)劃片形成的硅殘?jiān)鼰Y(jié)物31在堆疊芯片的側(cè)壁上形成殘留時(shí)，其僅連接了懸浮n型襯底區(qū)28和p型襯底38，因而不會(huì)造成電源到地的短路或靜態(tài)電流的增大。

下面將結(jié)合具體實(shí)施方式，對(duì)本發(fā)明的一種上述的防止劃片造成短路的CMOS圖像傳感器結(jié)構(gòu)的制作方法進(jìn)行詳細(xì)說明。

本發(fā)明的一種上述的防止劃片造成短路的CMOS圖像傳感器結(jié)構(gòu)的制作方法，包括感光芯片和邏輯芯片的制備及連接。

請(qǐng)參閱圖4。所述感光芯片的制備包括：

首先，可使用CMOS前道制造工藝，在n型襯底20上形成用于感光的像素單元陣列，可包括形成光電二極管23、傳輸晶體管柵極21等像素單元結(jié)構(gòu)?？刹捎胣型硅襯底制作感光芯片A。

接著，可使用離子注入和退火工藝，在n型襯底20中形成深p阱貫通注入?yún)^(qū)27。形成深p阱貫通注入?yún)^(qū)時(shí)，注入的雜質(zhì)可使用硼或者硼化合物等。注入的深度應(yīng)不小于后續(xù)n型襯底減薄后的厚度，例如可在1微米到5微米之間，這取決于后續(xù)n型襯底減薄后的厚度。

然后，可使用P+源漏注入工藝，在深p阱貫通注入?yún)^(qū)內(nèi)形成第一P+注入?yún)^(qū)28。

接著，在n型襯底20上形成第一介質(zhì)層22，并可使用后道制造工藝，在第一介質(zhì)層22中形成第一、第三金屬互連層24、30結(jié)構(gòu)，包括形成多層互連金屬、通孔等后道金屬互連結(jié)構(gòu)。

接著，在第一介質(zhì)層22上形成第一粘合層26，并在第一粘合層26中通過大馬士革工藝形成第一、第三混合鍵合壓焊點(diǎn)25、32圖形。

圖4中垂直虛線右側(cè)為用于感光的像素單元陣列即第一內(nèi)部電路區(qū)域C，虛線左側(cè)為防止硅殘?jiān)鼰Y(jié)物造成短路的復(fù)合隔離結(jié)構(gòu)區(qū)域。

請(qǐng)參閱圖5。所述邏輯芯片的制備包括：

首先，可使用CMOS前道制造工藝，在p型襯底38上形成信號(hào)控制、讀出及處理電路40，包括形成存儲(chǔ)電容及用于形成信號(hào)控制、讀出和處理電路的數(shù)字和模擬電路晶體管等電路結(jié)構(gòu)?？刹捎胮型硅襯底制作邏輯芯片B。

接著，可使用P+源漏注入工藝，在p型襯底38中形成第二P+注入?yún)^(qū)37。

然后，在p型襯底38上形成第二介質(zhì)層36，并可使用后道制造工藝，在第二介質(zhì)層36中形成第二、第四金屬互連層41、35結(jié)構(gòu)，包括形成多層互連金屬、通孔等后道金屬互連結(jié)構(gòu)。

接著，在第二介質(zhì)層36上形成第二粘合層33，并在第二粘合層33中通過大馬士革工藝形成第二、第四混合鍵合壓焊點(diǎn)39、34圖形。

所述第一-第四混合鍵合壓焊點(diǎn)通常可使用銅材料制作。

請(qǐng)參閱圖6。接下來，將上述形成的感光芯片A和邏輯芯片B進(jìn)行堆疊和退火，通過第一、第二粘合層26、33、第一、第二混合鍵合壓焊點(diǎn)25、39以及第三、第四混合鍵合壓焊點(diǎn)32、34將兩塊芯片粘合在一起，形成感光芯片和邏輯芯片之間的電連接以及感光芯片和邏輯芯片與復(fù)合隔離結(jié)構(gòu)之間的電連接。

請(qǐng)參閱圖7。最后，進(jìn)入三維堆疊CMOS圖像工藝的硅襯底減薄工藝?？赏ㄟ^研磨將感光芯片的n型襯底20厚度從最初的700μm至900μm減薄到所需要的厚度，通常減薄以后的硅襯底厚度在1μm至5μm左右；通過對(duì)n型襯底20的減薄，使原有的深P阱貫通注入?yún)^(qū)27結(jié)構(gòu)在減薄后的n型襯底20中實(shí)現(xiàn)上下方向的完全穿透，保證了內(nèi)部電路區(qū)域C和外圍懸浮n型襯底區(qū)域28的隔離，即保證了后續(xù)劃片產(chǎn)生的硅殘?jiān)鼰Y(jié)物不會(huì)造成有效的n型襯底和p型襯底之間的短路。

綜上所述，本發(fā)明通過在感光芯片和邏輯芯片的內(nèi)部電路區(qū)域外側(cè)設(shè)置貫通感光芯片并延伸至邏輯芯片中的復(fù)合隔離結(jié)構(gòu)，實(shí)現(xiàn)了邏輯芯片的p型襯底和感光芯片n型襯底中深p阱之間的電學(xué)連接，因此使加在邏輯芯片p型襯底上的接地電位通過金屬互連層和混合鍵合壓焊點(diǎn)也直接接到了感光芯片的深p阱貫通注入?yún)^(qū)域，實(shí)現(xiàn)了深p阱貫通注入?yún)^(qū)的接地，使得深p阱貫通注入?yún)^(qū)和感光芯片n型襯底之間的PN結(jié)處于反偏狀態(tài)，隔絕了處于n型襯底中用于感光的像素單元陣列區(qū)域和外圍的懸浮n型襯底區(qū)；因此，當(dāng)劃片形成的硅殘?jiān)鼰Y(jié)物在堆疊芯片的側(cè)壁上形成殘留時(shí)，其僅連接了懸浮n型襯底區(qū)和p型襯底，因而不會(huì)造成電源到地的短路或靜態(tài)電流的增大。

以上所述的僅為本發(fā)明的優(yōu)選實(shí)施例，所述實(shí)施例并非用以限制本發(fā)明的專利保護(hù)范圍，因此凡是運(yùn)用本發(fā)明的說明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應(yīng)包含在本發(fā)明的保護(hù)范圍內(nèi)。