相關申請的交叉引用

本申請要求于2016年4月11日和2016年7月5日提交至韓國知識產(chǎn)權局的韓國專利申請no.10-2016-0044380和no.10-2016-0084926的優(yōu)先權，所述申請的全部內(nèi)容以引用方式并入本文中。

本發(fā)明構思的實施例涉及一種半導體器件及其制造方法，更具體地，涉及一種包括場效應晶體管的半導體器件及其制造方法。

背景技術：

由于半導體裝置的小尺寸、多功能特性和/或低制造成本，半導體裝置廣泛用于電子工業(yè)中。半導體裝置可分類為存儲邏輯數(shù)據(jù)的半導體存儲器裝置、處理邏輯數(shù)據(jù)的半導體邏輯裝置以及具有半導體存儲器裝置功能和半導體邏輯裝置功能兩者的混合式半導體裝置中的任一種。隨著電子工業(yè)的發(fā)展，愈發(fā)需要性能卓越的半導體裝置。例如，愈發(fā)需要高可靠性、高速和/或多功能的半導體裝置。為了滿足這些需要，半導體器件高度集成，并且半導體器件的結構越來越復雜。

技術實現(xiàn)要素：

本發(fā)明構思的實施例可提供一種半導體裝置，其包括具有改善的電特性的場效應晶體管。

本發(fā)明構思的實施例還可提供一種用于制造半導體裝置的方法，該半導體裝置包括具有改善的電特性的場效應晶體管。

在一個方面，一種用于制造半導體器件的方法可包括：在襯底上形成包括第一半導體材料和第二半導體材料的半導體層；將半導體層圖案化以形成初步有源圖案；對初步有源圖案的兩個側壁進行氧化，以在所述兩個側壁上分別形成氧化物層，其中，在形成氧化物層時在初步有源圖案中形成上部圖案；以及去除置于一對上部圖案之間的半導體圖案，以形成包括所述一對上部圖案的有源圖案。上部圖案中的所述第二半導體材料的濃度可高于半導體圖案中的所述第二半導體材料的濃度。

在一個方面，一種用于制造半導體器件的方法可包括：在襯底上形成有源圖案；以及形成與有源圖案相交的柵電極，所述柵電極在一個方向上延伸。形成有源圖案的步驟可包括：形成下部圖案以及位于下部圖案上的一對溝道圖案。下部圖案可包括第一半導體材料，并且所述一對溝道圖案可包括不同于第一半導體材料的第二半導體材料。柵電極可包括置于所述一對溝道圖案之間的部分。柵電極的所述部分在所述一個方向上的寬度可隨著距襯底的高度的增加而減少。

在一個方面，一種半導體器件可包括：襯底；位于襯底上的有源圖案，所述有源圖案包括下部圖案和位于下部圖案上的一對溝道圖案；以及與溝道圖案相交并在一個方向上延伸的柵電極。下部圖案可包括第一半導體材料，并且所述一對溝道圖案可包括不同于第一半導體材料的第二半導體材料。柵電極可包括置于所述一對溝道圖案之間的部分。柵電極的所述部分在所述一個方向上的寬度可隨著距襯底的高度的增加而減少。

在一個方面，一種用于制造半導體器件的方法可包括：形成從襯底突出的底部圖案；形成覆蓋襯底上的底部圖案的半導體層；將半導體層氧化，以形成氧化物層并且在氧化物層與襯底之間以及氧化物層與底部圖案之間形成溝道半導體層；將溝道半導體層圖案化，以在底部圖案的兩個側壁上分別形成一對溝道半導體圖案；以及去除底部圖案的置于溝道半導體圖案之間的部分，以形成包括所述一對溝道半導體圖案的有源圖案。底部圖案可包括第一半導體材料，并且半導體層可包括第一半導體材料和不同于第一半導體材料的第二半導體材料。

在一個方面，一種用于制造半導體器件的方法可包括：形成有源圖案，所述有源圖案包括從襯底突出的下部圖案以及位于下部圖案上的在第一方向上彼此間隔開的一對溝道圖案；以及形成與有源圖案相交的柵電極，所述柵電極在所述第一方向上延伸。形成有源圖案的步驟可包括：在襯底上形成包括第一半導體材料和第二半導體材料的半導體層；以及執(zhí)行氧化處理，以形成第一半導體材料的氧化物層，并且在氧化物層下方或在氧化物層的側旁形成第二半導體材料聚集的層。所述一對溝道圖案中的每一個可包括第二半導體材料聚集的層的至少一部分。

附圖說明

鑒于附圖和隨附的詳細描述，本發(fā)明構思將變得更加清楚。

圖1是示出根據(jù)本發(fā)明構思的一些實施例的半導體器件的平面圖。

圖2a、圖2b和圖2c分別是沿圖1的線a-a'、線b-b'和線c-c'截取的截面圖。

圖3a、圖4a、圖5a、圖6a、圖7a、圖8a、圖9a和圖10a是示出根據(jù)本發(fā)明構思的一些實施例的用于制造半導體器件的方法的平面圖。

圖3b、圖4b、圖5b、圖6b、圖7b、圖8b、圖9b和圖10b分別是沿圖3a、圖4a、圖5a、圖6a、圖7a、圖8a、圖9a和圖10a的線a-a'截取的截面圖。

圖3c、圖4c、圖5c、圖6c、圖7c、圖8c、圖9c和圖10c分別是沿圖3a、圖4a、圖5a、圖6a、圖7a、圖8a、圖9a和圖10a的線b-b'截取的截面圖。

圖8d、圖9d和圖10d分別是沿圖8a、圖9a和圖10a的線c-c'截取的截面圖。

圖11a和圖11b分別是沿圖1的線b-b'和線c-c'截取的截面圖，以示出根據(jù)本發(fā)明構思的一些實施例的半導體器件。

圖12和圖13分別是沿圖4a和圖5a的線b-b'截取的截面圖，以示出根據(jù)本發(fā)明構思的一些實施例的用于制造半導體器件的方法。

圖14a、圖14b和圖14c分別是沿圖1的線a-a'、線b-b'和線c-c'截取的截面圖，以示出根據(jù)本發(fā)明構思的一些實施例的半導體器件。

圖15a、圖16a、圖17a、圖18a、圖19a、圖20a、圖21a和圖22a是示出根據(jù)本發(fā)明構思的一些實施例的用于制造半導體器件的方法的平面圖。

圖15b、圖16b、圖17b、圖18b、圖19b、圖20b、圖21b和圖22b分別是沿圖15a、圖16a、圖17a、圖18a、圖19a、圖20a、圖21a和圖22a的線a-a'截取的截面圖。

圖15c、圖16c、圖17c、圖18c、圖19c、圖20c、圖21c和圖22c分別是沿圖15a、圖16a、圖17a、圖18a、圖19a、圖20a、圖21a和圖22a的線b-b'截取的截面圖。

圖23和圖24是對應于圖22a的線b-b'的截面圖，以示出根據(jù)本發(fā)明構思的一些實施例的用于制造半導體器件的方法。

圖25a和圖25b分別是沿圖1的線b-b'和線c-c'截取的截面圖，以示出根據(jù)本發(fā)明構思的一些實施例的半導體器件。

圖26、圖27和圖28分別是沿圖15a、圖16a和圖17a的線b-b'截取的截面圖，以示出根據(jù)本發(fā)明構思的一些實施例的用于制造半導體器件的方法。

具體實施方式

下面將參照附圖詳細描述本發(fā)明構思的實施例。

圖1是示出根據(jù)本發(fā)明構思的一些實施例的半導體器件的平面圖。圖2a、圖2b和圖2c分別是沿圖1的線a-a'、線b-b'和線c-c'截取的截面圖。

參照圖1、圖2a、圖2b和圖2c，可設有包括pmosfet區(qū)pr和nmosfet區(qū)nr的襯底100。在一些實施例中，襯底100可為硅襯底。pmosfet區(qū)pr可為其上設有p溝道晶體管的有源區(qū)，nmosfet區(qū)nr可為其上設有n溝道晶體管的有源區(qū)。在一些實施例中，pmosfet區(qū)pr和nmosfet區(qū)nr可設置為多個。在一些實施例中，pmosfet區(qū)pr和nmosfet區(qū)nr可沿著第一方向d1布置。

根據(jù)本發(fā)明構思的一些實施例，pmosfet區(qū)pr和nmosfet區(qū)nr可構成一個單元區(qū)。在一些實施例中，單元區(qū)可為其上形成有用于存儲數(shù)據(jù)的多個存儲器單元的存儲器單元區(qū)。例如，構成靜態(tài)隨機存取存儲器(sram)的存儲器單元晶體管可設置在襯底100的單元區(qū)上。換言之，單元區(qū)可為sram單元的部分?？商鎿Q地，單元區(qū)可為其上設置有構成半導體裝置的邏輯電路的邏輯晶體管的邏輯單元區(qū)。例如，構成處理器核或輸入/輸出(i/o)端子的邏輯晶體管可設置在襯底100的單元區(qū)上。換言之，單元區(qū)可以是處理器核或i/o端子的一部分。

第一有源圖案ap1可設置在pmosfet區(qū)pr上。第一有源圖案ap1可在與第一方向d1交叉的第二方向d2上延伸。可在nmosfet區(qū)nr上設置沿第二方向d2延伸的第二有源圖案ap2。在圖1中，第一有源圖案ap1的數(shù)量在pmosfet區(qū)pr上可為一個，第二有源圖案ap2的數(shù)量在nmosfet區(qū)nr上可為一個。然而，本發(fā)明構思的實施例不限于此。在特定實施例中，在pmosfet區(qū)pr上可設置兩個或更多個第一有源圖案ap1，在nmosfet區(qū)nr上可設置兩個或更多個第二有源圖案ap2。

第一有源圖案ap1可包括第一下部圖案lp1和置于第一下部圖案lp1上的第一溝道圖案ch1。第二有源圖案ap2可包括第二下部圖案lp2和置于第二下部圖案lp2上的第二溝道圖案ch2。第一下部圖案lp1和第二下部圖案lp2可在與襯底100的頂表面垂直的第三方向d3上延伸。換言之，第一下部圖案lp1和第二下部圖案lp2可從襯底100豎直地突出。另外，當從平面圖觀看時，第一下部圖案lp1和第二下部圖案lp2中的每一個可具有沿第二方向d2延伸的線形或條形。

根據(jù)本發(fā)明構思的一些實施例，第一下部圖案lp1和第二下部圖案lp2可為襯底100的部分。換言之，第一下部圖案lp1和第二下部圖案lp2可包括與襯底100相同的半導體材料。第一下部圖案lp1和第二下部圖案lp2可包括第一半導體材料。例如，第一半導體材料可為硅(si)。第一下部圖案lp1可具有n型導電性，并且第二下部圖案lp2可具有p型導電性。

可在第一下部圖案lp1和第二下部圖案lp2中的每一個的兩側設置器件隔離圖案st。在一些實施例中，至少一個器件隔離圖案st可填充第一下部圖案lp1和第二下部圖案lp2之間的空間。例如，器件隔離圖案st可包括氧化硅或氮氧化硅中的至少一種。

氧化物圖案115可分別設置在第一下部圖案lp1與器件隔離圖案st之間以及第二下部圖案lp2與器件隔離圖案st之間。每一個氧化物圖案115可包括豎直部分，其直接覆蓋第一下部圖案lp1或第二下部圖案lp2的沿第二方向d2延伸的側壁。此外，每一個氧化物圖案115還可包括水平部分，其直接覆蓋襯底100的頂表面的一部分。豎直部分可具有第一厚度t1，并且水平部分也可具有第一厚度t1。換言之，氧化物圖案115可共形地形成。氧化物圖案115可包括第一半導體材料的氧化物。例如，氧化物圖案115可包括氧化硅。

第一下部圖案lp1的頂表面可設置在與第二下部圖案lp2的頂表面基本相同的水平高度處。氧化物圖案115的頂表面可與器件隔離圖案st的頂表面基本共面。在一些實施例中，第一下部圖案lp1和第二下部圖案lp2的頂表面可設置在與器件隔離圖案st的頂表面和氧化物圖案115的頂表面基本相同的水平高度處。在特定實施例中，盡管在附圖中未示出，但是第一下部圖案lp1和第二下部圖案lp2的頂表面可設置在比器件隔離圖案st的頂表面和氧化物圖案115的頂表面更高的水平高度處。在特定實施例中，盡管在附圖中未示出，第一下部圖案lp1和第二下部圖案lp2的頂表面可設置在比器件隔離圖案st的頂表面和氧化物圖案115的頂表面更低的水平高度處。

第一溝道圖案ch1可在器件隔離圖案st之間和氧化物圖案115之間從第一下部圖案lp1豎直地突出。換言之，第一溝道圖案ch1可具有鰭形。類似地，第二溝道圖案ch2可在器件隔離圖案st之間和氧化物圖案115之間從第二下部圖案lp2豎直地突出。換言之，第二溝道圖案ch2可具有鰭形。

如圖2b所示，一對第一溝道圖案ch1可在第一下部圖案lp1上在第一方向d1上彼此間隔開。換言之，當從沿第一方向d1截取的截面圖觀看時，一對第一溝道圖案ch1可分別設置在第一下部圖案lp1的兩側部分上。在一些實施例中，所述一對第一溝道圖案ch1中的一個的側壁可與第一下部圖案lp1的側壁對齊，并且所述一對第一溝道圖案ch1中的另一個的側壁可與第一個下部圖案lp1的另一側壁對齊。然而，本發(fā)明構思的實施例不限于此。每一個第一溝道圖案ch1在第一方向d1上可具有第一寬度w1。此時，第一寬度w1可小于氧化物圖案115的第一厚度t1。類似地，一對第二溝道圖案ch2可在第二下部圖案lp2上在第一方向d1上彼此間隔開。換言之，當從沿第一方向d1截取的截面圖觀看時，一對第二溝道圖案ch2可分別設置在第二下部圖案lp2的兩側部分上。在一些實施例中，所述一對第二溝道圖案ch2中的一個的側壁可與第二下部圖案lp2的側壁對齊，并且所述一對第二溝道圖案ch2中的另一個的側壁可與第二下部圖案lp2的另一側壁對齊。然而，本發(fā)明構思的實施例不限于此。每一個第二溝道圖案ch2在第一方向d1上可具有第一寬度w1。

根據(jù)本發(fā)明構思的一些實施例，第一溝道圖案ch1和第二溝道圖案ch2可包括第二半導體材料。第二半導體材料可不同于第一半導體材料。換言之，第一溝道圖案ch1和第二溝道圖案ch2可包括與第一下部圖案lp1和第二下部圖案lp2不同的半導體材料。在一些實施例中，第一溝道圖案ch1和第二溝道圖案ch2還可包括第一半導體材料。換言之，第一溝道圖案ch1和第二溝道圖案ch2可包括第一半導體材料和第二半導體材料的化合物。在第一溝道圖案ch1和第二溝道圖案ch2中，第二半導體材料的濃度(例如，原子百分比(at％))可高于第一半導體材料的濃度(例如，原子百分比(at％))。然而，本發(fā)明構思的實施例不限于此。例如，第二半導體材料可為鍺(ge)。因此，第一溝道圖案ch1和第二溝道圖案ch2可包括鍺(ge)或硅鍺(sige)。第一溝道圖案ch1可具有n型導電性，第二溝道圖案ch2可具有p型導電性。

在一些實施例中，可在第一溝道圖案ch1和第二溝道圖案ch2中的每一個中沿第一方向d1改變第二半導體材料的濃度。例如，第一溝道圖案ch1的與氧化物圖案115相鄰的部分的鍺濃度可高于第一溝道圖案ch1的與第一下部圖案lp1的中心相鄰的另一部分的鍺濃度。第二溝道圖案ch2的與氧化物圖案115相鄰的部分的鍺濃度可高于第二溝道圖案ch2的與第二下部圖案lp2的中心相鄰的的另一部分的鍺濃度。在一些實施例中，第一溝道圖案ch1和第二溝道圖案ch2的鍺的平均濃度可在約20at％至約100at％的范圍內(nèi)。特別地，第一溝道圖案ch1和第二溝道圖案ch2的鍺的平均濃度可在約50at％至約99.9at％的范圍內(nèi)。

柵電極ge可在襯底100上在第一方向d1上延伸從而與第一有源圖案ap1和第二有源圖案ap2相交。柵電極ge可在第二方向d2上彼此間隔開。每一個柵電極ge可覆蓋第一溝道圖案ch1的頂表面和側壁以及第二溝道圖案ch2的頂表面和側壁。換言之，柵電極ge可具有三柵結構。另外，每一個柵電極ge還可覆蓋設置在一對第一溝道圖案ch1之間的第一下部圖案lp1的頂表面和設置在一對第二溝道圖案ch2之間的第二下部圖案lp2的頂表面。此外，每一個柵電極ge可在第一方向d1上延伸以與器件隔離圖案st相交。

柵極絕緣圖案gi可設置在每一個柵電極ge的下方，并且柵極間隔件gs可設置在每一個柵電極ge的兩個側壁上。另外，可設置封蓋圖案gp以覆蓋每一個柵電極ge的頂表面。柵極絕緣圖案gi可在柵電極ge與柵極間隔件gs之間延伸。另外，柵極絕緣圖案gi可沿著柵電極ge的底表面水平地延伸，以直接覆蓋器件隔離圖案st和氧化物圖案115。

柵電極ge可包括摻雜半導體材料、導電金屬氮化物(例如氮化鈦或氮化鉭)或金屬(例如鋁或鎢)中的至少一種。柵極絕緣圖案gi可包括氧化硅、氮氧化硅或其介電常數(shù)高于氧化硅的介電常數(shù)的高k介電材料中的至少一種。例如，高k介電材料可包括氧化鉿、硅酸鉿、氧化鋯或硅酸鋯。封蓋圖案gp和柵極間隔件gs可包括氧化硅、氮化硅或氮氧化硅中的至少一種。

第一源極/漏極圖案sd1可在柵極ge兩側設置在第一下部圖案lp1上，第二源極/漏極圖案sd2可在柵電極ge兩側設置在第二下部圖案lp2上。換言之，從豎直角度來看，每一個第一溝道圖案ch1可設置在柵電極ge下方，并且從水平角度來看，每一個第一溝道圖案ch1可設置在彼此相鄰的第一源極/漏極圖案sd1之間。從豎直角度來看，每一個第二溝道圖案ch2可設置在柵電極ge下方，并且從水平角度來看，每一個第二溝道圖案ch2可設置在彼此相鄰的第二源極/漏極圖案sd2之間。如圖2c所示，當從沿第一方向d1截取的截面圖觀看時，一對第一源極/漏極圖案sd1可分別設置在第一下部圖案lp1的兩側部分上。此外，一對第二源極/漏極圖案sd2可分別設置在第二下部圖案lp2的兩側部分上。在特定實施例中，與圖2c不同，一對第一源極/漏極圖案sd1可彼此連接以構成單個第一源極/漏極圖案sd1。這種情況下，一對第一溝道圖案ch1可與單個第一源極/漏極圖案sd1接觸。類似地，一對第二源極/漏極圖案sd2可彼此連接以構成單個第二源極/漏極圖案sd2。

第一源極/漏極圖案sd1可以是在第一下部圖案lp1上外延生長的外延圖案。每一個第一溝道圖案ch1可設置于在第二方向d2上彼此相鄰的一對第一源極/漏極圖案sd1之間。第一源極/漏極圖案sd1的頂表面可設置在比第一溝道圖案ch1的頂表面更高的水平高度處。第二源極/漏極圖案sd2可以是在第二下部圖案lp2上外延生長的外延圖案。每一個第二溝道圖案ch2可設置于在第二方向d2上彼此相鄰的一對第二源極/漏極圖案sd2之間。第二源極/漏極圖案sd2的頂表面可設置在比第二溝道圖案ch2的頂表面更高的水平高度處。

第一源極/漏極圖案sd1可以是外延圖案，并且可包括向置于其間的第一溝道圖案ch1提供壓應力的材料。第二源極/漏極圖案sd2可以是外延圖案，并且可包括向置于其間的第二溝道圖案ch2提供拉應力的材料。由于第一源極/漏極圖案sd1和第二源極/漏極圖案sd2分別向第一溝道圖案ch1和第二溝道圖案ch2提供壓應力和拉應力，因此在對場效應晶體管進行操作時，第一溝道圖案ch1和第二溝道圖案ch2中產(chǎn)生的載流子的遷移率可得到改善。例如，當?shù)谝粶系缊D案ch1和第二溝道圖案ch2包括鍺(ge)或硅鍺(sige)時，第一源極/漏極圖案sd1和第二源極/漏極圖案sd2中的每一個可包括硅(si)、鍺(ge)或硅鍺(sige)。這種情況下，可將第一源極/漏極圖案sd1中的硅濃度和/或鍺濃度設置為不同于第二源極/漏極圖案sd2中的硅濃度和/或鍺濃度。設置在pmosfet區(qū)pr上的第一源極/漏極圖案sd1可具有p型導電性，并且設置在nmosfet區(qū)nr上的第二源極/漏極圖案sd2可具有n型導電性。

第一層間絕緣層140可設置在襯底100上。第一層間絕緣層140可覆蓋柵極間隔件gs和第一源極/漏極圖案sd1與第二源極/漏極圖案sd2的側壁(例如，外側壁)。第一層間絕緣層140的頂表面可與封蓋圖案gp的頂表面基本共面。第二層間絕緣層150可設置在第一層間絕緣層140上。例如，第一層間絕緣層140和第二層間絕緣層150中的每一個可包括氧化硅層或氮氧化硅層中的至少一個。

源極/漏極接觸件ca可設置在至少一個柵電極ge的兩側。源極/漏極接觸件ca可穿透第二層間絕緣層150和第一層間絕緣層140，以便電連接至第一源極/漏極圖案sd1和第二源極/漏極圖案sd2。當從平面圖觀看時，一個或一些源極/漏極接觸件ca可與至少一個第一源極/漏極圖案sd1相交。當從平面圖觀察時，另一個或另一些源極/漏極接觸件ca可與至少一個第二源極/漏極圖案sd2相交。

每一個源極/漏極接觸件ca可包括第一導電圖案160和設置在第一導電圖案160上的第二導電圖案165。第一導電圖案160可以是阻擋導電圖案。例如，第一導電圖案160可包括氮化鈦、氮化鎢或氮化鉭中的至少一種。第二導電圖案165可以是金屬圖案。例如，第二導電圖案165可包括鎢、鈦或鉭中的至少一種。盡管在附圖中未示出，但是金屬硅化物層可設置在每一個源極/漏極接觸件ca與每一個第一源極/漏極圖案sd1和第二源極/漏極圖案sd2之間。例如，金屬硅化物層可包括硅化鈦、硅化鉭或硅化鎢中的至少一種。

盡管在附圖中未示出，但是可在第二層間絕緣層150上設置互連線以分別連接至源極/漏極接觸件ca?；ミB線可包括導電材料。

在根據(jù)本發(fā)明構思的一些實施例的半導體器件中，包含高濃度的第二半導體材料的溝道圖案可設置在包括第一半導體材料的襯底上。此時，可從能夠改善場效應晶體管的電特性的材料中選擇第二半導體材料。因此，可提高半導體器件的電特性。

圖3a、圖4a、圖5a、圖6a、圖7a、圖8a、圖9a和圖10a是示出根據(jù)本發(fā)明構思的一些實施例的用于制造半導體器件的方法的平面圖。圖3b、圖4b、圖5b、圖6b、圖7b、圖8b、圖9b和圖10b分別是沿圖3a、圖4a、圖5a、圖6a、圖7a、圖8a、圖9a和圖10a的線a-a'截取的截面圖，圖3c、圖4c、圖5c、圖6c、圖7c、圖8c、圖9c和圖10c分別是沿圖3a、圖4a、圖5a、圖6a、圖7a、圖8a、圖9a和圖10a的線b-b'截取的截面圖，并且圖8d、圖9d和圖10d分別是沿圖8a、圖9a和圖10a的線c-c'截取的截面圖。

參照圖3a至圖3c，可在襯底100的整個頂表面上形成半導體層103?？墒褂靡r底100的頂表面作為種子層，通過選擇性外延生長(seg)工藝來形成半導體層103。例如，襯底100可為硅襯底，并且半導體層103可包括第一半導體材料(例如，硅)和第二半導體材料(例如，鍺)。換言之，半導體層103可包括第一半導體材料和第二半導體材料的化合物。例如，半導體層103可包括硅鍺(sige)。這種情況下，為了減少由襯底100和半導體層103之間的晶格常數(shù)之差引起的缺陷的發(fā)生或使其最小化，半導體層103中的鍺的平均濃度可低于20at％。

襯底100可包括pmosfet區(qū)pr和nmosfet區(qū)nr。對pmosfet區(qū)pr和nmosfet區(qū)nr的詳細描述可與參照圖1和圖2a至圖2c描述的那些相同。

參照圖4a至圖4c，可對半導體層103和襯底100的上部進行圖案化，以在pmosfet區(qū)pr和nmosfet區(qū)nr上分別形成第一初步有源圖案pap1和第二初步有源圖案pap2。第一初步有源圖案pap1和第二初步有源圖案pap2可具有在第二方向d2上延伸的線形或條形。在一些實施例中，可使用順序地蝕刻半導體層103和襯底100的各向異性蝕刻工藝來執(zhí)行第一初步有源圖案pap1和第二初步有源圖案pap2的形成。

第一初步有源圖案pap1和第二初步有源圖案pap2的形成可包括：在半導體層103上形成掩模圖案ma，并且通過使用掩模圖案ma作為刻蝕掩模來各向異性地刻蝕半導體層103和襯底100的上部。因此，可形成第一溝槽tr1以限定第一初步有源圖案pap1和第二初步有源圖案pap2。每一個掩模圖案ma可包括順序堆疊的緩沖圖案m1和硬掩模圖案m2。例如，緩沖圖案m1可包括氧化硅層或氮氧化硅層，硬掩模圖案m2可包括氮化硅層。

具體而言，可將半導體層103圖案化以形成第一半導體圖案105a和第二半導體圖案105b，并可將襯底100的上部圖案化以形成第一下部圖案lp1和第二下部圖案lp2。第一半導體圖案105a和第二半導體圖案105b可分別形成在第一下部圖案lp1和第二下部圖案lp2上。在一些實施例中，第一下部圖案lp1和第二下部圖案lp2可以是襯底100的部分，并且可從襯底100豎直地突出。第一半導體圖案105a和第一下部圖案lp1可構成第一初步有源圖案pap1，第二半導體圖案105b和第二下部圖案lp2可構成第二初步有源圖案pap2。

參照圖5a至圖5c，可對襯底100執(zhí)行氧化處理以形成氧化物層110。具體而言，可在氧化處理期間對通過掩模圖案ma暴露的第一初步有源圖案pap1和第二初步有源圖案pap2的側壁以及襯底100的頂表面進行氧化。因此，氧化物層110可形成為覆蓋第一初步有源圖案pap1和第二初步有源圖案pap2的側壁以及襯底100的頂表面。氧化物層110可分別填充第一溝槽tr1的部分。同時，掩模圖案ma可在氧化處理中保護第一初步有源圖案pap1和第二初步有源圖案pap2的頂表面，因而可不氧化第一初步有源圖案pap1和第二初步有源圖案pap2的頂表面。在一些實施例中，可使用包括氧氣、水蒸氣或臭氧中的至少一種的氧化氣體執(zhí)行氧化處理。

在氧化處理期間，可選擇性地對包括在襯底100以及第一初步有源圖案pap1和第二初步有源圖案pap2中的第一半導體材料(例如，硅)進行氧化，因而氧化物層110可由第一半導體材料的氧化物(例如，氧化硅)形成。例如，由于襯底100以及第一下部圖案lp1和第二下部圖案lp2(例如，對應于襯底100的部分)由硅形成，因此可在消耗置于其中的硅的同時生長氧化物層110。隨著氧化物層110的生長，襯底100的厚度與第一下部圖案lp1和第二下部圖案lp2的寬度會減小。例如，與襯底100和第一下部圖案lp1與第二下部圖案lp2在氧化處理之前的邊界if相比，襯底100和第一下部圖案lp1與第二下部圖案lp2在氧化處理之后的邊界可縮減第二距離t2。可以對應于第一距離t1的厚度共形地形成氧化物層110，并且第一距離t1可大于第二距離t2。

通過氧化處理，可通過第一半導體圖案105a形成一對第一上部圖案up1以及設置在一對第一上部圖案up1之間的第三半導體圖案107a。通過氧化處理，可通過第二半導體圖案105b形成一對第二上部圖案up2以及設置在一對第二上部圖案up2之間的第四半導體圖案107b。

通常，當對硅鍺層執(zhí)行使用氧化氣體的氧化處理時，可主要對硅進行氧化。具體而言，可通過主要消耗包括在第一半導體圖案105a和第二半導體圖案105b中的第一半導體材料和第二半導體材料(例如，作為第一半導體材料和第二半導體材料的化合物的硅鍺)中的第一半導體材料(例如，硅)，來生長氧化物層110。此時，在氧化處理期間不被氧化的第二半導體材料(例如，鍺)會移至第一半導體圖案105a和第二半導體圖案105b的特定部分。因此，在生長于第一半導體圖案105a和第二半導體圖案105b上的氧化物層110下方會形成聚集了第二半導體材料(例如，鍺)的層。聚集了第二半導體材料的層可對應于第一上部圖案up1和第二上部圖案up2。

第一上部圖案up1和第二上部圖案up2可定義為第一半導體圖案105a和第二半導體圖案105b的聚集部，其中的第二半導體材料的濃度為約20at％以上。特別地，第一上部圖案up1和第二上部圖案up2可定義為第一半導體圖案105a和第二半導體圖案105b的聚集部，其中的第二半導體材料的濃度為約50at％以上。在一些實施例中，第二半導體材料的濃度可在第一上部圖案up1和第二上部圖案up2中的每一個內(nèi)沿第一方向改變。例如，第一上部圖案up1的鄰近氧化物層110的一部分的鍺濃度可高于第一上部圖案up1的鄰近第三半導體圖案107a的另一部分的鍺濃度。第二上部圖案up2的鄰近氧化物層110的一部分的鍺濃度可高于第二上部圖案up2的鄰近第四半導體圖案107b的另一部分的鍺濃度。

同時，與氧化處理之前第一半導體圖案105a和第二半導體圖案105b的第二半導體材料的濃度相比，第三半導體圖案107a和第四半導體圖案107b的第二半導體材料的濃度會降低。這會是因為第一半導體圖案105a和第二半導體圖案105b的中心部分(例如，107a和107b)的第二半導體材料被分離到第一上部圖案up1和第二上部圖案up2中。

參照圖6a至圖6c，可形成器件隔離層113以完全覆蓋第一溝槽tr1。器件隔離層113可覆蓋掩模圖案ma。例如，器件隔離層113可由氧化硅層或氮氧化硅層中的至少一個形成。接下來，可對器件隔離層113執(zhí)行平坦化處理，直到暴露出掩模圖案ma的頂表面為止。例如，平坦化處理可包括回蝕處理和/或化學機械研磨(cmp)處理。

隨后，可選擇性地去除通過平坦化處理暴露的掩模圖案ma。在去除掩模ma圖案的同時，可在器件隔離層113中形成開口op。開口op可暴露第一上部圖案up1和第二上部圖案up2的頂表面以及第三半導體圖案107a和第四半導體圖案107b的頂表面。

參照圖7a至圖7c，可選擇性地去除通過開口op暴露的第三半導體圖案107a和第四半導體圖案107b，以形成第一有源圖案ap1和第二有源圖案ap2。第一有源圖案ap1可包括第一下部圖案lp1和置于第一下部圖案lp1上的一對第一上部圖案up1。第二有源圖案ap2可包括第二下部圖案lp2和置于第二下部圖案lp2上的一對第二上部圖案up2。另外，可選擇性地去除第三半導體圖案107a和第四半導體圖案107b，以形成分別位于一對第一上部圖案up1之間和一對第二上部圖案up2之間的第二溝槽tr2。第二溝槽tr2可分別暴露第一下部圖案lp1和第二下部圖案lp2的頂表面。

具體而言，刻蝕第三半導體圖案107a和第四半導體圖案107b的處理可使用這樣的刻蝕配方，其使得第三半導體圖案107a和第四半導體圖案107b的刻蝕速度不同于第一上部圖案up1和第二上部圖案up2的刻蝕速度。換言之，在刻蝕處理中，第三半導體圖案107a和第四半導體圖案107b的刻蝕速度可高于第一上部圖案up1和第二上部圖案up2的刻蝕速度。例如，在刻蝕處理中，第三半導體圖案107a和第四半導體圖案107b的刻蝕速度可等于或高于第一上部圖案up1和第二上部圖案up2的刻蝕速度的兩倍。特別地，在同一刻蝕劑下，第三半導體圖案107a和第四半導體圖案107b的刻蝕速度可為第一上部圖案up1和第二上部圖案up2的刻蝕速度的十倍或更多。

刻蝕速度的差異可歸因于第一上部圖案up1和第二上部圖案up2的第二半導體材料的濃度與第三半導體圖案107a和第四半導體圖案107b的第二半導體材料的濃度之差。在一些實施例中，刻蝕處理可為使用包括氫氧化銨的刻蝕溶液的濕法刻蝕處理。在特定實施例中，刻蝕處理可為使用溴化氫的干法刻蝕處理。此時，具有高硅含量的第三半導體圖案107a和第四半導體圖案107b的刻蝕速度可高于具有高鍺含量的第一上部圖案up1和第二上部圖案up2的刻蝕速度。

參照圖8a至圖8d，可使氧化物層110和器件隔離層113凹進以形成氧化物圖案115和器件隔離圖案st。因此，第一上部圖案up1和第二上部圖案up2可暴露在氧化物圖案115之間和器件隔離圖案st之間。具體而言，第一上部圖案up1和第二上部圖案up2可形成為具有在器件隔離圖案st之間和氧化物圖案115之間豎直地突出的鰭形。

接下來，可在第一有源圖案ap1和第二有源圖案ap2上形成犧牲柵極圖案120和柵極掩模圖案125。可分別在各個犧牲柵極圖案120上堆疊柵極掩模圖案125。每一個犧牲柵極圖案120可具有與第一上部圖案up1和第二上部圖案up2相交并在第一方向d1上延伸的線形或條形。

在一些實施例中，可在襯底100的整個頂表面上順序地形成犧牲柵極層和柵極掩模層，并且可對柵極掩模層和犧牲柵極層進行圖案化處理以形成犧牲柵極圖案120和柵極掩模圖案125。犧牲柵極層可包括多晶硅層。柵極掩模層可包括氮化硅層和氮氧化硅層。

可在每一個犧牲柵極圖案120的兩個側壁上形成柵極間隔件gs。形成柵極間隔件gs的步驟可包括：在具有犧牲柵極圖案120的襯底100上共形地形成柵極間隔件層，并且各向異性地刻蝕柵極間隔件層。例如，柵極間隔件層可由氧化硅層、氮化硅層或氮氧化硅層中的至少一個形成。

參照圖9a至圖9d，可在位于每一個犧牲柵極圖案120的兩側的第一有源圖案ap1上形成第一源極/漏極圖案sd1?？稍谖挥诿恳粋€犧牲柵極圖案120的兩側的第二有源圖案ap2上形成第二源極/漏極圖案sd2。

具體而言，形成第一源極/漏極圖案sd1的步驟可包括：利用柵極掩模圖案125和柵極間隔件gs作為刻蝕掩模而對第一上部圖案up1的上部進行刻蝕，并且利用第一上部圖案up1的剩余部分作為種子來執(zhí)行選擇性外延生長(seg)處理。形成第二源極/漏極圖案sd2的步驟可包括：利用柵極掩模圖案125和柵極間隔件gs作為刻蝕掩模而對第二上部圖案up2的上部進行刻蝕，并且利用第二上部圖案up2的剩余部分作為種子來執(zhí)行seg處理。例如，seg處理可包括化學氣相沉積(cvd)處理或分子束外延(mbe)處理。同時，置于一對第一源極/漏極圖案sd1之間的第一上部圖案up1可定義為第一溝道圖案ch1，并且置于一對第二源極/漏極圖案sd2之間的第二上部圖案up2可定義為第二溝道圖案ch2。

一對第一源極/漏極圖案sd1可形成為向置于其間的第一溝道圖案ch1提供壓應力。一對第二源極/漏極圖案sd2可形成為向置于其間的第二溝道圖案ch2提供拉應力。例如，當?shù)谝粶系缊D案ch1和第二溝道圖案ch2包括鍺(ge)或硅鍺(sige)時，第一源極/漏極圖案sd1和第二源極/漏極圖案sd2中的每一個可由硅(si)、鍺(ge)或硅鍺(sige)中的至少一個形成。此時，可調(diào)整第一源極/漏極圖案sd1的硅濃度和/或鍺濃度以向第一溝道圖案ch1提供壓應力，并且可調(diào)整第二源極/漏極圖案sd2的硅濃度和/或鍺濃度以向第二溝道圖案ch2提供拉應力。第一源極/漏極圖案sd1可在seg處理期間或之后摻有p型雜質(zhì)，并且第二源極/漏極圖案sd2可在seg處理期間或之后摻有n型雜質(zhì)。

參照圖10a至圖10d，可在襯底100的整個頂表面上形成第一層間絕緣層140。例如，第一層間絕緣層140可由氧化硅層或氮氧化硅層中的至少一個形成。接下來，可對第一層間絕緣層140執(zhí)行平坦化處理，直到暴露出犧牲柵極圖案120的頂表面為止。平坦化處理可包括回蝕處理和/或化學機械研磨(cmp)處理。當對第一層間絕緣層140平坦化時，可去除設置在犧牲柵極圖案120上的柵極掩模圖案125。

各個犧牲柵極圖案120可分別替換為各個柵電極ge。在一些實施例中，形成柵電極ge的步驟可包括：去除暴露的犧牲柵極圖案120以形成間隙區(qū)，每一個間隙區(qū)設置在柵極間隔件gs之間；形成順序填充間隙區(qū)的柵極絕緣層和柵極導電層；以及將柵極導電層和柵極絕緣層平坦化以在每一個間隙區(qū)中形成柵極絕緣圖案gi和柵電極ge。例如，柵極絕緣層可由氧化硅層、氮氧化硅層或其介電常數(shù)高于氧化硅層的介電常數(shù)的高k介電層中的至少一個形成。例如，柵極導電層可由摻雜半導體材料、導電金屬氮化物或金屬中的至少一種形成。

此后，可使間隙區(qū)中的柵極絕緣圖案gi和柵電極ge凹進，并且可在各個凹進的柵電極ge上分別形成封蓋圖案gp。例如，封蓋圖案gp可由氧化硅、氮化硅或氮氧化硅中的至少一種形成。

再次參照圖1和圖2a至圖2c，可在第一層間絕緣層140上形成第二層間絕緣層150。例如，第二層間絕緣層150可由氧化硅層或氮氧化硅層中的至少一個形成。

接下來，可在至少一個柵電極ge的兩側形成源極/漏極接觸件ca。具體而言，可形成穿透第二層間絕緣層150和第一層間絕緣層140的接觸孔。接觸孔可暴露第一源極/漏極圖案sd1和第二源極/漏極圖案sd2。當形成接觸孔時，可部分地刻蝕第一源極/漏極圖案sd1和第二源極/漏極圖案sd2的上部。接下來，可形成第一導電圖案160和第二導電圖案165以順序地填充每一個接觸孔。第一導電圖案160可以是阻擋導電圖案。例如，第一導電圖案160可由氮化鈦、氮化鎢或氮化鉭中的至少一種形成。第二導電圖案165可以是金屬圖案。例如，第二導電圖案165可由鎢、鈦或鉭中的至少一種形成。

盡管在附圖中未示出，但是隨后可在第二層間絕緣層150上形成互連線以分別連接至源極/漏極接觸件ca?；ミB線可包括導電材料。

在根據(jù)本發(fā)明構思的一些實施例的用于制造半導體器件的方法中，可通過對包括第一半導體材料和第二半導體材料的半導體圖案的側壁進行氧化來形成一對溝道圖案。這里，可在氧化處理期間使第二半導體材料聚集，從而溝道圖案可包括高濃度的第二半導體材料。換言之，由于在沒有額外處理(例如，沉積和圖案化第二半導體材料的處理)的情況下形成了包括第二半導體材料的溝道圖案，因此可減少半導體器件的加工成本。另外，由于溝道圖案形成為具有相對小的寬度和間距，因此半導體器件可高度集成。

圖11a和圖11b分別是沿圖1的線b-b'和線c-c'截取的截面圖，以示出根據(jù)本發(fā)明構思的一些實施例的半導體器件。在本實施例中，為了易于和便于說明，將省略或簡要提及對與圖1和圖2a至圖2c的實施例中的技術特征相同的技術特征的描述。下文中，將用相同的附圖標號或相同的附圖標記表示與上述實施例中的元素相同的元素。

參照圖1、圖2a、圖11a和圖11b，可在pmosfet區(qū)pr上設置在第二方向d2上延伸的第一有源圖案ap1，并且可在nmosfet區(qū)nr上設置在第二方向d2上延伸的第二有源圖案ap2。

第一有源圖案ap1可包括第一下部圖案lp1和第一溝道圖案ch1。第二有源圖案ap2可包括第二下部圖案lp2和第二溝道圖案ch2。

如圖11a和圖11b所示，當在沿第一方向d1截取的截面圖中觀看時，第一下部圖案lp1和第二下部圖案lp2中的每一個的寬度可隨豎直方向(即，第三方向d3)上的高度的增加而減小。換言之，第一下部圖案lp1和第二下部圖案lp2的側壁可具有正梯度。

如圖11a所示，一對第一溝道圖案ch1中的一個的側壁可與第一下部圖案lp1的一個側壁對齊，并且一對第一溝道圖案ch1中的另一個的側壁可與第一個下部圖案lp1的另一側壁對齊。換言之，第一溝道圖案ch1的側壁可具有正梯度。因此，每一個第一溝道圖案ch1可與第一下部圖案lp1的頂表面形成角度θ，角度θ可在60度至89度的范圍內(nèi)。一對第二溝道圖案ch2中的一個的側壁可與第二下部圖案lp2的一個側壁對齊，并且一對第二溝道圖案ch2中的另一個的側壁可與第二下部圖案lp2的另一側壁對齊。換言之，第二溝道圖案ch2的側壁可具有正梯度。因此，每一個第二溝道圖案ch2可與第二下部圖案lp2的頂表面形成角度θ。

柵電極ge可在襯底100上在第一方向d1上延伸，并且可與第一溝道圖案ch1和第二溝道圖案ch2相交。再次參照圖11a，當從沿第一方向截取的截面圖觀看時，每一個柵電極ge可包括置于一對第一溝道圖案ch1之間的部分gep。這里，該部分gep的寬度可隨著距襯底100的高度的增加而減少。例如，該部分gep的下部可具有第二寬度w2，并且該部分gep的上部可具有小于第二寬度w2的第三寬度w3。每一個柵電極ge還可包括置于一對第二溝道圖案ch2之間的另一部分，并且該另一部分的特征可與部分gep的上述特征相同或相似。

圖12和圖13分別是沿圖4a和圖5a的線b-b'截取的截面圖，以示出根據(jù)本發(fā)明構思的一些實施例的用于制造半導體器件的方法。在本實施例中，為了易于和便于說明，將省略或簡要提及對與圖3a至圖10a、圖3b至圖10b、圖3c至圖10c和圖8d至圖10d的實施例中的技術特征相同的技術特征的描述。

參照圖4a、圖4b和圖12，可將圖3a至圖3c的半導體層103和襯底100的上部圖案化以形成第一初步有源圖案pap1和第二初步有源圖案pap2。此時，與圖4c不同，第一初步有源圖案pap1和第二初步有源圖案pap2中的每一個在第一方向d1上的寬度可隨豎直方向(即，第三方向d3)上的高度的增加而減少。換言之，第一初步有源圖案pap1和第二初步有源圖案pap2中的每一個的寬度可朝向第一初步有源圖案pap1和第二初步有源圖案pap2中的每一個的頂表面漸進地變小。第一初步有源圖案pap1和第二初步有源圖案pap2的側壁可具有正梯度。

參照圖5a、圖5b和圖13，可對襯底100執(zhí)行氧化處理以形成氧化物層110。當形成氧化物層110時，可通過第一半導體圖案105a形成一對第一上部圖案up1以及設置在一對第一上部圖案up1之間的第三半導體圖案107a。另外，可利用第二半導體圖案105b形成一對第二上部圖案up2以及設置在一對第二上部圖案up2之間的第四半導體圖案107b。

第一上部圖案up1和第二上部圖案up2可沿著上文參照圖4a、圖4b和圖12描述的第一初步有源圖案pap1和第二初步有源圖案pap2的傾斜輪廓而形成。因此，每一個第一上部圖案up1可與第一下部圖案lp1的頂表面形成角度θ，角度θ可在60度至89度的范圍內(nèi)。每一個第二上部圖案up2可與第二下部圖案lp2的頂表面形成角度θ。

第三半導體圖案107a和第四半導體圖案107b中的每一個的寬度可隨著距襯底100的高度的增加而減少。例如，第三半導體圖案107a和第四半導體圖案107b中的每一個的下部可在第一方向d1上具有第四寬度w4，并且第三半導體圖案107a和第四半導體圖案107b中的每一個的上部可在第一方向d1上具有第五寬度w5。第五寬度w5可小于第四寬度w4。

隨后，可執(zhí)行與參照圖6a至圖10d描述的處理相同或相似的處理，以制造參照圖1、圖2a、圖11a和圖11b描述的半導體器件。

圖14a、圖14b和圖14c分別是沿圖1的線a-a'、線b-b'和線c-c'截取的截面圖，以示出根據(jù)本發(fā)明構思的一些實施例的半導體器件。在本實施例中，為了易于和便于說明，將省略或簡要提及對與圖1和圖2a至圖2c的實施例中的技術特征相同的技術特征的描述。下文中，將用相同的附圖標號或相同的附圖標記表示與上述實施例中的元素相同的元素。

參照圖1和圖14a至圖14c，可在pmosfet區(qū)pr上設置在第二方向d2上延伸的第一有源圖案ap1，并且可在nmosfet區(qū)nr上設置在第二方向d2上延伸的第二有源圖案ap2。

第一有源圖案ap1可包括第一下部圖案lp1和置于第一下部圖案lp1上的一對第一溝道圖案ch1。第一下部圖案lp1可包括第一凹進底部圖案rbp1和置于第一凹進底部圖案rbp1的兩個側壁上的第一側壁圖案swp1。第二有源圖案ap2可包括第二下部圖案lp2和置于第二下部圖案lp2上的一對第二溝道圖案ch2。第二下部圖案lp2可包括第二凹進底部圖案rbp2和置于第二凹進底部圖案rbp2的兩個側壁上的第二側壁圖案swp2。

第一下部圖案lp1和第二下部圖案lp2可在與襯底100的頂表面垂直的第三方向d3上延伸。換言之，第一下部圖案lp1和第二下部圖案lp2可從襯底100豎直地突出。另外，當從平面圖觀看時，第一下部圖案lp1和第二下部圖案lp2中的每一個可具有沿第二方向d2延伸的線形或條形。

根據(jù)本發(fā)明構思的一些實施例，第一凹進底部圖案rbp1和第二凹進底部圖案rbp2可為襯底100的部分。換言之，第一凹進底部圖案rbp1和第二凹進底部圖案rbp2可包括與襯底100相同的半導體材料。第一凹進底部圖案rbp1和第二凹進底部圖案rbp2可包括第一半導體材料。例如，第一半導體材料可為硅(si)。同時，第一側壁圖案swp1和第二側壁圖案swp2可包括第二半導體材料。第二半導體材料可不同于第一半導體材料。換言之，第一側壁圖案swp1和第二側壁圖案swp2可包括與第一凹進底部圖案rbp1和第二凹進底部圖案rbp2不同的半導體材料。第一側壁圖案swp1和第二側壁圖案swp2可包括第一半導體材料。換言之，第一側壁圖案swp1和第二側壁圖案swp2可包括第一半導體材料和第二半導體材料的化合物。在第一側壁圖案swp1和第二側壁圖案swp2中，第二半導體材料的濃度(例如，原子百分比(at％))可高于第一半導體材料的濃度(例如，原子百分比(at％))。然而，本發(fā)明構思的實施例不限于此。例如，第二半導體材料可為鍺(ge)。這種情況下，第一側壁圖案swp1和第二側壁圖案swp2的鍺的平均濃度可在約20at％至約100at％的范圍內(nèi)。換言之，第一側壁圖案swp1和第二側壁圖案swp2可包括硅鍺(sige)或鍺(ge)。

可在第一下部圖案lp1和第二下部圖案lp2的每一個的兩側設置器件隔離圖案st?？稍谄骷綦x圖案st與下部圖案lp1之間和襯底100與器件隔離圖案st之間設置襯墊圖案119。襯墊圖案119可包括氮化硅(sin)、碳氮化硅(sicn)、硅硼氮化物(sibn)或硅碳硼氮化物(sicbn)中的至少一種。

第一下部圖案lp1的頂表面可設置在與第二下部圖案lp2的頂表面基本相同的水平高度處。襯墊圖案119的頂表面可與器件隔離圖案st的頂表面基本共面。在一些實施例中，第一下部圖案lp1和第二下部圖案lp2的頂表面可設置在與器件隔離圖案st的頂表面和襯墊圖案119的頂表面基本相同的水平高度處。在特定實施例中，盡管在附圖中未示出，但是第一下部圖案lp1和第二下部圖案lp2的頂表面可設置在比器件隔離圖案st的頂表面和襯墊圖案119的頂表面更高的水平高度處。在特定實施例中，盡管在附圖中未示出，但是第一下部圖案lp1和第二下部圖案lp2的頂表面可設置在比器件隔離圖案st的頂表面和襯墊圖案119的頂表面更低的水平高度處。

第一溝道圖案ch1可在器件隔離圖案st之間和襯墊圖案119之間豎直地突出。換言之，第一溝道圖案ch1可具有鰭形。類似地，第二溝道圖案ch2可在器件隔離圖案st之間和襯墊圖案119之間豎直地突出。換言之，第二溝道圖案ch2可具有鰭形。

如圖14b所示，一對第一溝道圖案ch1可在第一下部圖案lp1上在第一方向d1上彼此間隔開。換言之，當從沿第一方向d1截取的截面圖觀看時，一對第一溝道圖案ch1可分別設置在第一下部圖案lp1的兩側部分(即，第一側壁圖案swp1)上。在一些實施例中，一對第一溝道圖案ch1中的一個的側壁可與第一側壁圖案swp1中的一個的側壁對齊，并且一對第一溝道圖案ch1中的另一個的側壁可與第一側壁圖案swp1中的另一個的側壁對齊。類似地，一對第二溝道圖案ch2可在第二下部圖案lp2上在第一方向d1上彼此間隔開。換言之，當從沿第一方向d1截取的截面圖觀看時，一對第二溝道圖案ch2可分別設置在第二下部圖案lp2的兩側部分(即，第二側壁圖案swp2)上。在一些實施例中，一對第二溝道圖案ch2中的一個的側壁可與第二側壁圖案swp2中的一個的側壁對齊，并且一對第二溝道圖案ch2中的另一個的側壁可與第二側壁圖案swp2中的另一個的側壁對齊。每一個第一溝道圖案ch1可在第一方向d1上具有第一寬度w1，并且可連接至置于其下的第一側壁圖案swp1。彼此連接的第一溝道圖案ch1和第一側壁圖案swp1可構成一體。每一個第二溝道圖案ch2可在第一方向d1上具有第一寬度w1，并且可連接至置于其下的第二側壁圖案swp2。彼此連接的第二溝道圖案ch2和第二側壁圖案swp2可構成一體。換言之，第二溝道圖案ch2可具有與第一溝道圖案ch1的寬度實質(zhì)上相同的寬度。

第一溝道圖案ch1和第二溝道圖案ch2可包括與第一側壁圖案swp1和第二側壁圖案swp2相同的材料。換言之，第一溝道圖案ch1和第二溝道圖案ch2可包括第二半導體材料或者第一半導體材料和第二半導體材料的化合物。例如，第一溝道圖案ch1和第二溝道圖案ch2可包括鍺(ge)或硅鍺(sige)。這種情況下，第一溝道圖案ch1和第二溝道圖案ch2的鍺的平均濃度可在約20at％至約100at％的范圍內(nèi)。第一溝道圖案ch1可具有n型導電性，第二溝道圖案ch2可具有p型導電性。

柵電極ge可在第一方向d1上延伸從而與第一有源圖案ap1和第二有源圖案ap2相交。每一個柵電極ge可覆蓋第一溝道圖案ch1的頂表面和側壁以及第二溝道圖案ch2的頂表面和側壁。另外，每一個柵電極ge還可覆蓋設置在一對第一溝道圖案ch1之間的第一下部圖案lp1的頂表面和設置在一對第二溝道圖案ch2之間的第二下部圖案lp2的頂表面。此外，每一個柵電極ge可在第一方向d1上延伸以與器件隔離圖案st相交。

第一源極/漏極圖案sd1可在柵極ge兩側設置在第一下部圖案lp1上，第二源極/漏極圖案sd2可在柵電極ge兩側設置在第二下部圖案lp2上。換言之，從豎直角度來看，每一個第一溝道圖案ch1可設置在柵電極ge下方，并且從水平角度來看，每一個第一溝道圖案ch1可設置在彼此相鄰的第一源極/漏極圖案sd1之間。類似地，從豎直角度來看，每一個第二溝道圖案ch2可設置在柵電極ge下方，并且從水平角度來看，每一個第二溝道圖案ch2可設置在彼此相鄰的第二源極/漏極圖案sd2之間。如圖14c所示，當從沿第一方向d1截取的截面圖觀看時，一對第一源極/漏極圖案sd1可分別設置在第一下部圖案lp1的兩側部分(即，第一側壁圖案swp1)上。另外，一對第二源極/漏極圖案sd2可分別設置在第二下部圖案lp2的兩側部分(即，第二側壁圖案swp2)上。在特定實施例中，與圖14c不同，一對第一源極/漏極圖案sd1可彼此連接以構成單個第一源極/漏極圖案sd1。這種情況下，一對第一溝道圖案ch1可與單個第一源極/漏極圖案sd1接觸。類似地，一對第二源極/漏極圖案sd2可彼此連接以構成單個第二源極/漏極圖案sd2。

根據(jù)本實施例的半導體器件的其它元素可與圖2a至圖2c的半導體器件的對應元素相同，并因此將省略對其的描述。

圖15a、圖16a、圖17a、圖18a、圖19a、圖20a、圖21a和圖22a是示出根據(jù)本發(fā)明構思的一些實施例的用于制造半導體器件的方法的平面圖。圖15b、圖16b、圖17b、圖18b、圖19b、圖20b、圖21b和圖22b分別是沿圖15a、圖16a、圖17a、圖18a、圖19a、圖20a、圖21a和圖22a的線a-a'截取的截面圖，并且圖15c、圖16c、圖17c、圖18c、圖19c、圖20c、圖21c和圖22c分別是沿圖15a、圖16a、圖17a、圖18a、圖19a、圖20a、圖21a和圖22a的線b-b'截取的截面圖。

參照圖15a至圖15c，可對襯底100的上部進行圖案化，以在pmosfet區(qū)pr和nmosfet區(qū)nr上分別形成第一底部圖案bp1和第二底部圖案bp2。第一底部圖案bp1和第二底部圖案bp2可具有在第二方向d2上延伸的線形或條形，并且可在第一方向d1上彼此間隔開。另外，第一底部圖案bp1和第二底部圖案bp2可從襯底100豎直地突出。在一些實施例中，第一底部圖案bp1和第二底部圖案bp2在第一方向d1上的寬度可基本一致。然而，本發(fā)明構思的實施例不限于此。

形成第一底部圖案bp1和第二底部圖案bp2可包括：在襯底100上形成掩模圖案ma，并且通過使用掩模圖案ma作為刻蝕掩模來各向異性地刻蝕襯底100的上部。因此，可形成第一溝槽tr1以限定第一底部圖案bp1和第二底部圖案bp2。下文中，第一溝槽tr1的底表面可定義為襯底100的頂表面，并且第一底部圖案bp1和第二底部圖案bp2可從襯底100的頂表面豎直地突出。每一個掩模圖案ma可包括順序堆疊的緩沖圖案m1和硬掩模圖案m2。例如，緩沖圖案m1可包括氧化硅層或氮氧化硅層，硬掩模圖案m2可包括氮化硅層。

參照圖16a至圖16c，可在襯底100上形成半導體層104。半導體層104可形成為覆蓋襯底100的頂表面、第一底部圖案bp1和第二底部圖案bp2的側壁以及掩模圖案ma的側壁和頂表面。在一些實施例中，可利用外延生長工藝形成半導體層104。例如，外延生長工藝可包括cvd處理或分子束外延(mbe)處理。半導體層104可以不是在襯底100上選擇性外延生長的，而是可在具有第一底部圖案bp1和第二底部圖案bp2的襯底100上共形地生長。與圖3a至圖3c的半導體層103類似，半導體層104可包括第一半導體材料(例如，硅)和第二半導體材料(例如，鍺)。換言之，半導體層104可包括第一半導體材料和第二半導體材料的化合物。例如，半導體層104可包括硅鍺(sige)。這種情況下，為了減少由襯底100和半導體層104之間的晶格常數(shù)之差引起的缺陷的發(fā)生或使其最小化，半導體層104中的鍺的平均濃度可低于20at％。

參照圖17a至圖17c，可將半導體層104氧化以形成氧化物層111。氧化物層111可形成為沿著半導體層104的輪廓覆蓋襯底100的頂表面、第一底部圖案bp1和第二底部圖案bp2的側壁以及掩模圖案ma的側壁和頂表面。

在一些實施例中，形成氧化物層111可包括：對襯底100執(zhí)行至少一次處理循環(huán)。處理循環(huán)可包括順序執(zhí)行的氧化過程和熱處理過程。例如，可使用包括氧氣、水蒸氣或臭氧中的至少一種的氧化氣體執(zhí)行氧化過程。可在約400攝氏度至約1200攝氏度的溫度下執(zhí)行熱處理過程。特別地，可通過多次執(zhí)行處理循環(huán)來形成氧化物層111。

在氧化過程期間，可選擇性地氧化包括半導體層104中的第一半導體材料(例如，硅)，從而氧化物層111可由第一半導體材料的氧化物(例如，氧化硅)形成。換言之，可通過主要消耗包括在半導體層104中的第一半導體材料和第二半導體材料(例如，作為第一半導體材料和第二半導體材料的化合物的硅鍺)中的第一半導體材料(例如，硅)，來生長氧化物層111。隨后的熱處理過程可使第一半導體材料(例如，硅)從襯底100和底部圖案bp1和bp2進入半導體層104的運動加速。因此，在重復地執(zhí)行處理循環(huán)的同時，襯底100和底部圖案bp1和bp2中包括的第一半導體材料(例如，硅)可被供應至半導體層104中以參與氧化反應。例如，由于襯底100以及作為襯底100的部分的第一底部圖案bp1和第二底部圖案bp2由硅形成，因此可通過消耗在重復處理循環(huán)期間從襯底100和第一底部圖案bp1和第二底部圖案bp2供應的硅來生長氧化物層111。結果是，置于襯底100的頂表面以及底部圖案bp1和bp2的側壁上的氧化物層111可比置于掩模圖案ma的表面上的氧化物層111更厚。換言之，氧化物層111的第三厚度t3可大于氧化物層111的第四厚度t4。

同時，在處理循環(huán)期間，不參與氧化反應的半導體層104的第二半導體材料(例如，鍺)可移動到襯底100和底部圖案bp1和bp2中從而聚集，并且/或者可移動到掩模圖案ma的表面從而聚集。因此，可在通過將半導體層104氧化而形成的氧化物層111下方和/或旁邊形成第二半導體材料(例如，鍺)聚集的層。第二半導體材料(例如，鍺)聚集的層可定義為溝道半導體層112。例如，溝道半導體層112中的鍺的平均濃度可在20at％至100at％的范圍內(nèi)。換言之，溝道半導體層112可為硅鍺(sige)層或鍺(ge)層。

溝道半導體層112可包括置于襯底100的頂表面上的第一部分p1、置于底部圖案bp1和bp2的側壁上的第二部分p2以及置于掩模圖案ma的表面上的第三部分p3。換言之，溝道半導體層112的第一部分p1可設置在氧化物層111與襯底100之間，溝道半導體層112的第二部分p2可設置在氧化物層111與底部圖案bp1和bp2之間，并且溝道半導體層112的第三部分p3可設置在氧化物層111與掩模圖案ma之間。另一方面，溝道半導體層112的第二部分p2的至少一部分可與掩模圖案ma重疊。

參照圖18a至圖18c，可對襯底100執(zhí)行毯式各向異性刻蝕處理，以在第一底部圖案bp1的側壁上形成第一溝道半導體圖案csp1并且在第二底部圖案bp2的側壁上形成第二溝道半導體圖案csp2。可執(zhí)行毯式各向異性刻蝕處理，直到將氧化物層111和溝道半導體層112順序地刻蝕為暴露襯底100的頂表面和掩模圖案ma的頂表面為止。通過毯式各向異性刻蝕處理，可完全去除氧化物層111以及溝道半導體層112的第一部分p1和第三部分p3，但是可保留在掩模圖案ma下方的溝道半導體層112的第二部分p2以形成第一溝道半導體圖案csp1和第二溝道半導體圖案csp2。第一溝道半導體圖案csp1和第二溝道半導體圖案csp2可具有與掩模圖案ma的側壁對齊的側壁。換言之，第一溝道半導體圖案csp1和第二溝道半導體圖案csp2可形成為與掩模圖案ma自對齊。

第一溝道半導體圖案csp1可在第二方向d2上沿著第一底部圖案bp1的側壁延伸。類似地，第二溝道半導體圖案csp2可在第二方向d2上沿著第二底部圖案bp2的側壁延伸。下文中，第一底部圖案bp1和第一溝道半導體圖案csp1可定義為第一初步有源圖案pap1，第二底部圖案bp2和第二溝道半導體圖案csp2可定義為第二初步有源圖案pap2。

參照圖19a至圖19c，可在襯底100的整個頂表面上形成襯墊層117。換言之，襯墊層117可形成為覆蓋襯底100的頂表面、第一初步有源圖案pap1和第二初步有源圖案pap2的側壁以及掩模圖案ma的頂表面和側壁。在一些實施例中，襯墊層117可由基于氮化物的材料形成。例如，襯墊層117可包括氮化硅(sin)、碳氮化硅(sicn)、硅硼氮化物(sibn)或硅碳硼氮化物(sicbn)中的至少一種?？赏ㄟ^原子層沉積(ald)處理、低壓cvd(lpcvd)處理、等離子體增強cvd(pecvd)處理或等離子體硝化處理來形成襯墊層117。襯墊層117可禁止或防止第一溝道半導體圖案csp1第二溝道半導體圖案csp2在后續(xù)處理中受到破壞。例如，襯墊層117可禁止或防止第一溝道半導體圖案csp1第二溝道半導體圖案csp2的暴露側壁被在形成器件隔離層113的后續(xù)處理中產(chǎn)生的熱氧化，以及/或者被器件隔離層113中包括的氧原子氧化。

隨后，可形成器件隔離層113以完全覆蓋第一溝槽tr1。器件隔離層113可覆蓋掩模圖案ma。例如，器件隔離層113可由氧化硅層或氮氧化硅層中的至少一個形成。接下來，可對器件隔離層113執(zhí)行平坦化處理，直到暴露出置于掩模圖案ma的頂表面上的襯墊層117為止。例如，平坦化處理可包括回蝕處理和/或化學機械研磨(cmp)處理。

參照圖20a至圖20c，可使器件隔離層113凹進以形成器件隔離圖案st。器件隔離圖案st的頂表面可高于襯底100的頂表面(即，第一溝槽tr1的底表面)并且低于第一初步有源圖案pap1和第二初步有源圖案pap2的頂表面。因此，第一初步有源圖案pap1和第二初步有源圖案pap2的上部可從器件隔離圖案st之間豎直地突出。另外，可通過器件隔離圖案st暴露出覆蓋第一初步有源圖案pap1和第二初步有源圖案pap2的突出的上部的襯墊層117。

參照圖21a至圖21c，可選擇性地去除通過器件隔離圖案st暴露出的襯墊層117以形成襯墊圖案119。襯墊圖案119的最頂端的表面可與器件隔離圖案st的頂表面基本共面。另外，可選擇性地去除掩模圖案ma以暴露第一初步有源圖案pap1和第二初步有源圖案pap2的頂表面。換言之，可暴露第一底部圖案bp1和第二底部圖案bp2的頂表面。

參照圖22a至圖22c，可使暴露的第一底部圖案bp1和第二底部圖案bp2選擇性地凹進，以在一對第一溝道半導體圖案csp1之間和一對第二溝道半導體圖案csp2之間分別形成第二溝槽tr2。第二溝槽tr2可具有由第一凹進底部圖案rbp1和第二凹進底部圖案rbp2的頂表面限定的底表面。在一些實施例中，第一凹進底部圖案rbp1和第二凹進底部圖案rbp2的頂表面可低于第一溝道半導體圖案csp1和第二溝道半導體圖案csp2的頂表面并且高于襯底100的頂表面(即，第一溝槽tr1的底表面)。在一些實施例中，第一凹進底部圖案rbp1和第二凹進底部圖案rbp2的頂表面可設置在與器件隔離圖案st的頂表面基本相同的水平高度處。盡管在附圖中未示出，但是在特定實施例中，第一凹進底部圖案rbp1和第二凹進底部圖案rbp2的頂表面可設置在比器件隔離圖案st的頂表面更高的水平高度處。盡管在附圖中未示出，但是在特定實施例中，第一凹進底部圖案rbp1和第二凹進底部圖案rbp2的頂表面可設置在比器件隔離圖案st的頂表面更低的水平高度處。

同時，可通過形成第二溝槽tr2來完成第一有源圖案ap1和第二有源圖案ap2的形成。第一有源圖案ap1可包括第一下部圖案lp1和置于第一下部圖案lp1上的一對第一上部圖案up1。第一下部圖案lp1可包括第一凹進底部圖案rbp1和置于第一凹進底部圖案rbp1的兩個側壁上的第一側壁圖案swp1。第一側壁圖案swp1可定義為第一溝道半導體圖案csp1的置于第一凹進底部圖案rbp1的頂表面的水平高度之下的一部分。第一上部圖案up1可定義為第一溝道半導體圖案csp1的置于第一凹進底部圖案rbp1的頂表面的水平高度之上的另一部分。第二有源圖案ap2可包括第二下部圖案lp2和置于第二下部圖案lp2上的一對第二下部圖案up2。第二下部圖案lp2可包括第二凹進底部圖案rbp2和置于第二凹進底部圖案rbp2的兩個側壁上的第二側壁圖案swp2。第二側壁圖案swp2可定義為第二溝道半導體圖案csp2的置于第二凹進底部圖案rbp2的頂表面的水平高度之下的一部分。第二上部圖案up2可定義為第二溝道半導體圖案csp2的置于第二凹進底部圖案rbp2的頂表面的水平高度之上的另一部分。

可通過相對于第一溝道半導體圖案csp1和第二溝道半導體圖案csp2具有刻蝕選擇性的刻蝕處理來使第一底部圖案bp1和第二底部圖案bp2選擇性地凹進。換言之，在刻蝕處理中，第一底部圖案bp1和第二底部圖案bp2的刻蝕速度可高于第一溝道半導體圖案csp1和第二溝道半導體圖案csp2的刻蝕速度。作為襯底100的部分的第一底部圖案bp1和第二底部圖案bp2可包括第一半導體材料(例如，硅)，并且第一溝道半導體圖案csp1和第二溝道半導體圖案csp2可包括第二半導體材料(例如，鍺)。因此，刻蝕劑對第一底部圖案bp1和第二底部圖案bp2的刻蝕速度可為該刻蝕劑對第一溝道半導體圖案csp1和第二溝道半導體圖案csp2的刻蝕速度的十倍以上。在一些實施例中，刻蝕處理可為使用包括氫氧化銨的刻蝕溶液的濕法刻蝕處理。在特定實施例中，刻蝕處理可為使用溴化氫的干法刻蝕處理。此時，由硅形成的第一底部圖案bp1和第二底部圖案bp2的刻蝕速度可高于具有高鍺含量的第一溝道半導體圖案csp1和第二溝道半導體圖案csp2的刻蝕速度。因此，可容易地使第一底部圖案bp1和第二底部圖案bp2凹進，以增加或改善形成包括第一上部圖案up1和第二上部圖案up2的第一有源圖案ap1和第二有源圖案ap2的處理的裕度。

隨后，可執(zhí)行與參照圖8a至圖10d描述的處理相同或相似的處理，以制造參照圖1和圖14a至圖14c描述的半導體器件。

圖23和圖24是為了示出根據(jù)本發(fā)明構思的一些實施例的用于制造半導體器件的方法的對應于圖22a的線b-b'的截面圖。在本實施例中，為了易于和便于說明，將省略或簡要提及對與圖1和圖15a至圖22c的實施例中的技術特征相同的技術特征的描述。

參照圖23，在參照圖19a至圖19c描述的處理之后，可去除襯墊層117的部分和掩模圖案ma以在器件隔離層113中形成開口op。開口op可暴露第一溝道半導體圖案csp1和第二溝道半導體圖案csp2的頂表面以及第一底部圖案bp1和第二底部圖案bp2的頂表面。

參照圖24，可使通過開口op暴露的第一底部圖案bp1和第二底部圖案bp2選擇性地凹進，以在一對第一溝道半導體圖案csp1之間和一對第二溝道半導體圖案csp2之間分別形成第二溝槽tr2。第二溝槽tr2可具有由第一凹進底部圖案rbp1和第二凹進底部圖案rbp2的頂表面限定的底表面?？赏ㄟ^與參照圖22a至圖22c描述的方法相同的方法來使第一底部圖案bp1和第二底部圖案bp2選擇性地凹進。

此后，可使襯墊層117和器件隔離層113凹進以形成襯墊圖案119和器件隔離圖案st，并且同時可完成圖22a至圖22c的第一有源圖案ap1和第二有源圖案ap2的形成。

圖25a和圖25b分別是沿圖1的線b-b'和線c-c'截取的截面圖，以示出根據(jù)本發(fā)明構思的一些實施例的半導體器件。在本實施例中，為了易于和便于說明，將省略或簡要提及對與圖1和圖14a至圖14c的實施例中的技術特征相同的技術特征的描述。下文中，將用相同的附圖標號或相同的附圖標記表示與上述實施例中的元素相同的元素。

參照圖1、圖14a、圖25a和圖25b，可在pmosfet區(qū)pr上設置在第二方向d2上延伸的第一有源圖案ap1，并且可在nmosfet區(qū)nr上設置在第二方向d2上延伸的第二有源圖案ap2。

第一有源圖案ap1可包括第一下部圖案lp1和置于第一下部圖案lp1上的一對第一溝道圖案ch1。第一下部圖案lp1可包括第一凹進底部圖案rbp1和置于第一凹進底部圖案rbp1的兩個側壁上的第一側壁圖案swp1。第二有源圖案ap2可包括第二下部圖案lp2和置于第二下部圖案lp2上的一對第二溝道圖案ch2。第二下部圖案lp2可包括第二凹進底部圖案rbp2和置于第二凹進底部圖案rbp2的兩個側壁上的第二側壁圖案swp2。

如圖25a和圖25b所示，當在沿第一方向d1截取的截面圖中觀看時，第一下部圖案lp1和第二下部圖案lp2中的每一個的寬度可隨豎直方向(即，第三方向d3)上的高度的增加而減小。換言之，第一下部圖案lp1和第二下部圖案lp2的側壁可具有正梯度。如圖25a所示，一對第一溝道圖案ch1中的一個的側壁可與第一下部圖案lp1的側壁(即，第一側壁圖案swp1中的一個的側壁)對齊，并且一對第一溝道圖案ch1中的另一個的側壁可與第一下部圖案lp1的另一側壁(即，第一側壁圖案swp1中的另一個的側壁)對齊。換言之，第一溝道圖案ch1的側壁可具有正梯度。因此，每一個第一溝道圖案ch1可與第一下部圖案lp1的頂表面形成角度θ，角度θ可在60度至89度的范圍內(nèi)。一對第二溝道圖案ch2中的一個的側壁可與第二下部圖案lp2的側壁(即，第二側壁圖案swp2中的一個的側壁)對齊，并且一對第二溝道圖案ch2中的另一個的側壁可與第二下部圖案lp2的另一側壁(即，第二側壁圖案swp2中的另一個的側壁)對齊。換言之，第二溝道圖案ch2的側壁可具有正梯度。因此，每一個第二溝道圖案ch2可與第二下部圖案lp2的頂表面形成角度θ。

柵電極ge可在襯底100上在第一方向d1上延伸，并且可與第一溝道圖案ch1和第二溝道圖案ch2相交。再次參照圖25a，當從沿第一方向截取的截面圖觀看時，柵電極ge中的每一個可包括置于一對第一溝道圖案ch1之間的部分gep。這里，該部分gep的寬度可隨著距襯底100的高度的增加而減少。例如，該部分gep的下部可具有第二寬度w2，并且該部分gep的上部可具有小于第二寬度w2的第三寬度w3。每一個柵電極ge還可包括置于一對第二溝道圖案ch2之間的另一部分，并且該另一部分的特征可與部分gep的上述特征相同或相似。

圖26、圖27和圖28分別是沿圖15a、圖16a和圖17a的線b-b'截取的截面圖，以示出根據(jù)本發(fā)明構思的一些實施例的用于制造半導體器件的方法。在本實施例中，為了易于和便于說明，將省略或簡要提及對與圖1和圖15a至圖22c的實施例中的技術特征相同的技術特征的描述。

參照圖15a、圖15b和圖26，可對襯底100的上部進行圖案化，以在pmosfet區(qū)pr和nmosfet區(qū)nr上分別形成第一底部圖案bp1和第二底部圖案bp2。與圖15c不同，第一底部圖案bp1和第二底部圖案bp2中的每一個在第一方向d1上的寬度可隨豎直方向(即，第三方向d3)上的高度的增加而減少。換言之，第一底部圖案bp1和第二底部圖案bp2中的每一個的寬度可朝向第一底部圖案bp1和第二底部圖案bp2中的每一個的頂表面漸進地變小。第一底部圖案bp1和第二底部圖案bp2的側壁可具有正梯度。

參照圖16a、圖16b和圖27，可在襯底100上形成半導體層104。半導體層104可形成為覆蓋襯底100的頂表面、第一底部圖案bp1和第二底部圖案bp2的傾斜側壁以及掩模圖案ma的側壁和頂表面。

參照圖17a、圖17b和圖28，可對襯底100執(zhí)行至少一次處理循環(huán)(所述處理循環(huán)包括將順序地執(zhí)行的氧化過程和熱處理過程)，從而形成氧化物層111和溝道半導體層112。溝道半導體層112可包括置于氧化物層111與襯底100之間的第一部分p1、置于氧化物層111與底部圖案bp1和bp2之間的第二部分p2以及置于氧化物層111與掩模圖案ma之間的第三部分p3。

溝道半導體層112的第二部分p2可沿著上文參照圖15a、圖15b和圖26描述的第一底部圖案bp1和第二底部圖案bp2的傾斜輪廓而形成。因此，溝道半導體層112的第二部分p2可與溝道半導體層112的第一部分p1的頂表面形成角度θ，角度θ可在60度至89度的范圍內(nèi)。

隨后，可執(zhí)行與參照圖18a至圖22c描述的處理相同或相似的處理，以制造參照圖1、圖14a、圖25a和圖25b描述的半導體器件。

根據(jù)本發(fā)明構思的一些實施例，可將包括第一半導體材料和第二半導體材料的半導體層氧化以形成一對溝道圖案。此時，可在氧化處理期間使第二半導體材料聚集，從而溝道圖案可包括高濃度的第二半導體材料。換言之，由于在沒有額外處理(例如，沉積和圖案化第二半導體材料的處理)的情況下形成了包括第二半導體材料的溝道圖案，因此可減少半導體器件的加工成本。另外，由于溝道圖案形成為具有相對小的寬度和間距，因此半導體器件可高度集成。

雖然已經(jīng)參照示例實施例描述了本發(fā)明構思，但是本領域普通技術人員應該清楚，可在不脫離本發(fā)明構思的精神和范圍的情況下進行各種變化和修改。因此，應當理解，上述實施例不是限制性的而是示意性的。因此，通過隨附權利要求及其等同物允許的最廣泛的解釋來確定本發(fā)明構思的范圍，而不應由前面的描述來限制或局限該范圍。