一種芯片疊層結(jié)構(gòu)參數(shù)的測(cè)量方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體器件測(cè)試領(lǐng)域，尤其涉及芯片疊層結(jié)構(gòu)中絕緣層厚度、半導(dǎo)體 摻雜濃度以及絕緣層固定電荷密度的測(cè)試方法。
【背景技術(shù)】
[0002] 三維集成是克服"MoreMoore"應(yīng)用、提高封裝密度以及電路工作速度和實(shí)現(xiàn)集成 電路多功能挑戰(zhàn)的最終解決方案。芯片堆疊技術(shù)是實(shí)現(xiàn)三維集成的關(guān)鍵技術(shù)之一，而實(shí)現(xiàn) 芯片堆疊的基本方法是直接鍵合技術(shù)。為了評(píng)估鍵合質(zhì)量，當(dāng)前人們常采用的橫截面分析 與鍵合強(qiáng)度檢測(cè)法雖然直觀，但是檢測(cè)后的芯片即遭破壞，是一種破壞性檢測(cè)，其應(yīng)用受到 了限制。紅外熱成像法雖然是非破壞性檢測(cè)，但是僅能檢測(cè)鍵合空洞，而不能獲得更為有效 的信息。因此，能否找到一種既不破壞三維堆疊結(jié)構(gòu)，又能對(duì)鍵合界面進(jìn)行有效評(píng)價(jià)的非破 壞性檢測(cè)方式，具有重要意義。
[0003] 三維集成基本結(jié)構(gòu)--芯片疊層結(jié)構(gòu)共分五層，如圖1所示，第一半導(dǎo)體層1、第 二半導(dǎo)體層5、第一絕緣層2、第二絕緣層4、金屬層3。其中，第一半導(dǎo)體層1、第二半導(dǎo)體層 5的摻雜類型相同，即可以是P型，也可以是N型。
[0004] 當(dāng)前，半導(dǎo)體技術(shù)中常用的非破壞性檢測(cè)方式是C-V特性法，低頻和高頻C-V曲線 被廣泛應(yīng)用與提取MIS、M0S等結(jié)構(gòu)的物理參數(shù)。唐逸，中國(guó)專利，200710046681. 5,利用電 荷泵測(cè)試法來(lái)提取M0S管界面態(tài)。段小晉，中國(guó)專利，ZL200710120481.X，集成了光載流子 輻射測(cè)量技術(shù)和自由載流子吸收測(cè)量技術(shù)，提供了一種測(cè)量半導(dǎo)體摻雜濃度的方法。
[0005] 本發(fā)明提供了一種非破壞性表征芯片疊層結(jié)構(gòu)的方法，即高低頻C-V法，基于該 方法可以測(cè)得芯片疊層結(jié)構(gòu)的絕緣層厚度、半導(dǎo)體摻雜濃度以及絕緣層固定電荷密度。

【發(fā)明內(nèi)容】

[0006] 發(fā)明目的：本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種芯片疊層結(jié)構(gòu)參數(shù) 的測(cè)試方法，可快速測(cè)量該結(jié)構(gòu)的絕緣層厚度、半導(dǎo)體摻雜濃度以及絕緣層固定電荷密度。
[0007] 技術(shù)方案：本發(fā)明的提取芯片疊層結(jié)構(gòu)參數(shù)的測(cè)試方法，它包括以下步驟：
[0008] 步驟1:用電容-電壓測(cè)試儀即C-V測(cè)試儀測(cè)得芯片疊層結(jié)構(gòu)的高頻C-V曲線和 低頻C-V曲線；
[0009] 步驟2 :從低頻C-V曲線讀出電容飽和值，利用公式1測(cè)得芯片疊層結(jié)構(gòu)第一絕緣 層（2)、第二絕緣層（4)的絕緣層厚度；
【主權(quán)項(xiàng)】
1. 一種芯片疊層結(jié)構(gòu)參數(shù)的測(cè)量方法，其特征在于：該方法包括以下步驟： 步驟1:用電容-電壓測(cè)試儀即C-V測(cè)試儀測(cè)得芯片疊層結(jié)構(gòu)的高頻C-V曲線和低頻 C-V曲線； 步驟2 :從低頻C-V曲線讀出電容飽和值，利用公式1測(cè)得芯片疊層結(jié)構(gòu)第一絕緣層 (2)、第二絕緣層（4)
的絕緣層厚度： 其中，&為絕緣層厚度，ε 1是絕緣層的介電常數(shù)，Cutax是低頻電容飽和值； 步驟3 :從高頻C-V曲線負(fù)半軸讀出電容飽和值，利用公式2測(cè)得芯片疊層結(jié)構(gòu)第一半 導(dǎo)體層（1)的半導(dǎo)體摻雜濃度；
其中，Clffmin是高頻電容飽和值，ε s是半導(dǎo)體層的介電常數(shù)，k是波爾茲曼常數(shù)，T是絕 對(duì)溫度，q是電子電荷。Θ為反型修正因子，其值為2. 125，叫是本征載流子濃度，Na是半導(dǎo) 體層摻雜濃度； 步驟4 :從高頻C-V曲線正半軸讀出電容飽和值，利用公式2測(cè)得芯片疊層結(jié)構(gòu)第二半 導(dǎo)體層（5)的半導(dǎo)體摻雜濃度； 步驟5 :從高頻或低頻C-V曲線讀出外加電壓為零時(shí)的電容值，建立公式3和公式4 ;
其中，Q1為外加電壓為零時(shí)的電容值，Ci是絕緣層電容，其值為：C i>> ei/ti。Csltl與 Cs2tl分別為上下半導(dǎo)體層微分電容，它們是關(guān)于V 31(|、^2(|的函數(shù)，V ^與V 32(|為外加電壓為零 時(shí)，上下半導(dǎo)體層表面勢(shì)；
其中，np(l和p p(l分別是P型硅的平衡電子濃度和空穴濃度，Ld是半導(dǎo)體層的德拜長(zhǎng)度， F(a, b)的表達(dá)式為：F{a,b)=^ea+a-l+b(ea-a-l)。Qfl，Q f2為第一絕緣層（2)、第二絕緣層 ⑷的固定電荷密度，Vfmii為費(fèi)米勢(shì)。QslA Qs2tl分別為第一半導(dǎo)體層（1)、第二半導(dǎo)體層 (5)的電荷密度，它們是關(guān)于Vsl(l、Vs2(^^函數(shù)；
步驟6 :從高頻或低頻C-V曲線讀出特征極值點(diǎn)（Vg% Cf)，建立公式5和公式6 ;
其中<和Qmtl通過下式求得：
QmO 一 C i (2Vfermi_Vs01_Vs02); 步驟7 :聯(lián)立公式3、4、5、6,利用編程求解測(cè)得第一絕緣層（2)、第二絕緣層（4)的固定 電荷密度。
2. 如權(quán)利要求書1所述的芯片疊層結(jié)構(gòu)參數(shù)測(cè)試方法，其特征在于：第一半導(dǎo)體層 (1)、第二半導(dǎo)體層（5)的摻雜材料是31、6 6、6&48或11^。
3. 如權(quán)利要求書1所述的芯片疊層結(jié)構(gòu)參數(shù)測(cè)試方法，其特征在于：第一絕緣層（2)、 第二絕緣層（4)的材料是Si02、SiN或Si 3N4介質(zhì)材料。
4. 如權(quán)利要求書1所述的芯片疊層結(jié)構(gòu)參數(shù)測(cè)試方法，其特征在于：金屬層（3)的材 料是Cu、TiN或Ti。
5. 如權(quán)利要求書1所述的芯片疊層結(jié)構(gòu)參數(shù)測(cè)試方法，其特征在于：第一半導(dǎo)體層 (1)、第二半導(dǎo)體層（5)的摻雜類型相同，即是P型或是N型。
6. 如權(quán)利要求書1所述的芯片疊層結(jié)構(gòu)參數(shù)測(cè)試方法，其特征在于：第一半導(dǎo)體層 (1)、第二半導(dǎo)體層（5)的摻雜濃度相同或不相同。
7. 如權(quán)利要求書1所述的芯片疊層結(jié)構(gòu)參數(shù)測(cè)試方法，其特征在于：第一絕緣層（2)、 第二絕緣層（4)中的固定電荷密度相同或不相同。
【專利摘要】本發(fā)明提供了一種芯片疊層結(jié)構(gòu)參數(shù)的測(cè)試方法。它利用電容—電壓測(cè)試儀測(cè)得芯片疊層結(jié)構(gòu)的高頻電容—電壓曲線和低頻電容—電壓曲線，根據(jù)低頻飽和值和高頻飽和值分別測(cè)量該結(jié)構(gòu)的絕緣層厚度與半導(dǎo)體摻雜濃度，根據(jù)低頻電容—電壓曲線的外加電壓為零的點(diǎn)和特征極值點(diǎn)測(cè)量該結(jié)構(gòu)的絕緣層固定電荷密度。采用此發(fā)明為評(píng)估三維集成中芯片疊層結(jié)構(gòu)的可靠性提供了一個(gè)簡(jiǎn)單且非破壞性的表征方法。
【IPC分類】H01L21-66, G01R31-26
【公開號(hào)】CN104658941
【申請(qǐng)?zhí)枴緾N201510089321
【發(fā)明人】郭宇鋒, 李曼, 張長(zhǎng)春, 吉新村, 夏曉娟
【申請(qǐng)人】南京郵電大學(xué)
【公開日】2015年5月27日
【申請(qǐng)日】2015年2月26日