一種浮柵閃存器件及其編譯方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地，涉及一種浮柵型雙柵閃存器件及其編譯方法。
【背景技術(shù)】
[0002]公開(kāi)號(hào)為US5300803 A的美國(guó)專利公開(kāi)了一種編譯機(jī)制為SSI (Source SideInject1n，源側(cè)注入)的非揮發(fā)存儲(chǔ)器結(jié)構(gòu)。這種利用SSI為編譯機(jī)制的浮柵閃存有效地提高了編譯的注入效率，降低了功耗。該專利提出的這種閃存器件原本是為了解決編譯機(jī)制為CHEI (channel hot electron inject1n，溝道熱電子注入)的浮柵閃存器件的低效率注入和高功耗而產(chǎn)生的新型結(jié)構(gòu)。
[0003]請(qǐng)參閱圖1，圖1是現(xiàn)有的利用SSI作為編譯機(jī)制的浮柵閃存的原理示意圖。從圖1雙箭頭上方部分的圖形中可以看到，原始的以CHEI為編譯機(jī)制的浮柵閃存結(jié)構(gòu)的器件為了保證高的溝道熱電子產(chǎn)生率，必須在漏端加高的電壓。同時(shí)，為了保證高的熱電子注入效率，必須在柵極加高電壓。橫向電場(chǎng)隨著柵極電壓的升高而降低，同樣的，縱向電場(chǎng)隨著柵壓的增高而增大。所以原始的以CHEI為編譯機(jī)制的浮柵閃存結(jié)構(gòu)的器件必須使漏端和柵極都加高電壓，這帶來(lái)了溝道熱電子注入效率的低下以及電流功耗大。因而柵極高電壓和漏端高電壓成為一對(duì)矛盾。
[0004]故該專利發(fā)明了一種分列柵閃存器件，如圖1雙箭頭下方部分的圖形所示，位于左邊的柵極為控制柵，右側(cè)的柵極為浮柵，浮柵和控制柵在空間上錯(cuò)開(kāi)排列。浮柵加高電壓，控制柵加低電壓，漏端加5v的高電壓。這樣可以使溝道熱電子的注入效率提高，并且使電流功耗降低。
[0005]該專利公開(kāi)的分列柵浮柵閃存結(jié)構(gòu)存在的問(wèn)題是:由于漏端所加電壓比較高(5v)，導(dǎo)致漏端延伸到襯底的耗盡層寬度比較大，源端與虛擬的耗盡區(qū)很容易在高電壓的情況下接觸到一起，導(dǎo)致器件穿通和失效。這種缺陷在器件尺寸降低到亞10nm時(shí)很容易導(dǎo)致器件穿通和失效，這樣的浮柵閃存沒(méi)有辦法在工藝上進(jìn)行技術(shù)節(jié)點(diǎn)的升級(jí)和關(guān)鍵尺寸縮小，故必須改變?cè)摳砰W存器件的結(jié)構(gòu)，使其能在工藝上進(jìn)行技術(shù)節(jié)點(diǎn)的升級(jí)和關(guān)鍵尺寸縮小。
[0006]同時(shí)，我們?cè)陂W存尺寸縮小過(guò)程中會(huì)遇到閾值電壓漂移的問(wèn)題。如文獻(xiàn)“ Mode I ingof Vth Shift in NAND Flash-Memory Cell Device Considering Crosstalk andShort-Channel Effects”中指出，隨著閃存的關(guān)鍵尺寸逐漸下降到亞10nm以下的范圍，短溝道效應(yīng)(Short Channel Effect)也逐漸顯現(xiàn)出來(lái)，影響到了存儲(chǔ)器件的電學(xué)特性，使其閾值電壓比長(zhǎng)溝道時(shí)有所漂移，導(dǎo)致可能的讀出錯(cuò)誤。
[0007]以往文獻(xiàn)提到的雙柵MOSFET是在晶體管尺寸不斷縮小過(guò)程中為了對(duì)抗短溝道效應(yīng)而發(fā)展出來(lái)的一種器件結(jié)構(gòu)，在溝道尺寸縮減到10nm以下時(shí)因其柵控面積大，靜電控制能力強(qiáng)，可有效地消除因尺寸小而導(dǎo)致的短溝道效應(yīng)。
[0008]又如文獻(xiàn)“Double-GateSi Iicon-on-1nsulator Transistor with VolumeInvers1n:A New Device with Greatly Enhanced Performance”所述，雙柵 MOSFET 性能卓越，能得到很大的亞閾值斜率，很大的跨導(dǎo)以及漏端電流。我們都知道，由于短溝道效應(yīng)，在MOSFET尺寸縮短時(shí)，亞閾值斜率會(huì)變小，導(dǎo)致器件關(guān)不斷，泄漏電流較大。利用雙柵結(jié)構(gòu)能有效抑制類似短溝道效應(yīng)，包括熱載流子效應(yīng)，閾值電壓漂移效應(yīng)，DIBL(漏致勢(shì)皇降低)效應(yīng)等。綜上，雙柵MOSFET是未來(lái)MOSFET關(guān)鍵尺寸進(jìn)入到亞20nm的最有力的候選器件結(jié)構(gòu)之一。

【發(fā)明內(nèi)容】

[0009]本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種利用源側(cè)注入編譯機(jī)制的浮柵型雙柵閃存器件及其編譯方法，能夠得到一種單位(Single Bit)的存儲(chǔ)器，提高浮柵閃存的存儲(chǔ)密度，縮減浮柵閃存的關(guān)鍵尺寸，減小浮柵閃存在編程時(shí)的電流功耗，從而可提升浮柵閃存編程時(shí)的效率。
[0010]為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下:
[0011]一種浮柵閃存器件，包括:
[0012]半導(dǎo)體襯底，其包括位于兩端的N型摻雜的源端和漏端，位于中間的P型硅溝道；以及
[0013]分別并列位于所述源端和漏端之間的所述襯底上下兩側(cè)的第一多晶硅柵、第一控制柵和第二多晶硅柵、第二控制柵，所述第一、第二控制柵與所述襯底之間分別設(shè)有第一、第二多晶硅浮柵，所述多晶硅柵、控制柵、多晶硅浮柵及襯底之間分別具有絕緣層；
[0014]其中，當(dāng)所述浮柵閃存器件編譯時(shí)，通過(guò)將所述第一、第二多晶硅柵相連，且都施加等于器件閾值電壓的多晶硅柵極電壓，將所述第一、第二控制柵相連，且都施加高于器件閾值電壓的相同控制柵極電壓，同時(shí)，對(duì)所述漏端施加正電壓，對(duì)所述源端施加OV電壓，以在所述第一、第二多晶硅柵其下襯底區(qū)域感應(yīng)出較薄溝道電子層，在所述第一、第二控制柵其下襯底區(qū)域感應(yīng)出較厚溝道電子層，并在漏端正電壓的加速作用下，使從所述多晶硅柵感應(yīng)出的電子被加速產(chǎn)生熱電子，在所述控制柵的高電壓作用下注入所述浮柵完成編譯。
[0015]優(yōu)選地，所述第一、第二多晶硅柵、所述第一、第二控制柵、所述第一、第二多晶硅浮柵以及所述絕緣層在所述源端和漏端之間的所述襯底上下兩側(cè)幾何尺寸對(duì)稱設(shè)置。
[0016]優(yōu)選地，所述多晶娃柵的厚度為80?120nm，所述控制柵的厚度為30?60nm，所述多晶硅浮柵的厚度為30?50nm ;所述絕緣層在所述多晶硅柵與所述控制柵、多晶硅浮柵之間的寬度為2?5nm，在所述多晶娃柵、多晶娃浮柵與所述襯底之間的厚度為2?5nm，在所述控制柵與多晶硅浮柵之間的厚度為8?15nm ;所述襯底的厚度為15?30nm，所述溝道的長(zhǎng)度不大于50nm，所述源、漏端的延展長(zhǎng)度為8?15nm。
[0017]優(yōu)選地，所述多晶硅柵、控制柵、多晶硅浮柵的材料為多晶硅，所述絕緣層的材料為二氧化硅。
[0018]優(yōu)選地，當(dāng)所述浮柵閃存器件編譯時(shí)，將所述第一、第二多晶硅柵相連，且都施加4?5V的相同多晶硅柵極電壓，將所述第一、第二控制柵相連，且都施加9?12V的相同控制柵極電壓，同時(shí)，對(duì)所述漏端施加5?6V的電壓，對(duì)所述源端施加OV電壓。
[0019]一種浮柵閃存器件的編譯方法，所述浮柵閃存器件包括:具有位于兩端的N型摻雜的源端和漏端以及位于中間的P型硅溝道的半導(dǎo)體襯底；以及分別并列位于所述源端和漏端之間的所述襯底上下兩側(cè)的第一多晶硅柵、第一控制柵和第二多晶硅柵、第二控制柵，所述第一、第二控制柵與所述襯底之間分別設(shè)有第一、第二多晶硅浮柵，所述多晶硅柵、控制柵、多晶硅浮柵及襯底之間分別具有絕緣層；
[0020]該編譯方法包括:利用源側(cè)注入的編譯機(jī)制，將所述第一、第二多晶硅柵相連，且都施加等于器件閾值電壓的多晶硅柵極電壓，將所述第一、第二控制柵相連，且都施加高于器件閾值電壓的相同控制柵極電壓，同時(shí)，對(duì)所述漏端施加正電壓，對(duì)所述源端施加OV電壓，以在所述第一、第二多晶硅柵其下襯底區(qū)域感應(yīng)出較薄溝道電子層，在所述第一、第二控制柵其下襯底區(qū)域感應(yīng)出較厚溝道電子層，并在漏端正電壓的加速作用下，使從所述多晶硅柵感應(yīng)出的電子被加速產(chǎn)生熱電子，在所述控制柵的高電壓作用下注入所述浮柵完成編譯。
[0021]優(yōu)選地，所述第一、第二多晶硅柵、所述第一、第二控制柵、所述第一、第二多晶硅浮柵以及所述絕緣層在所述源端和漏端之間的所述襯底上下兩側(cè)幾何尺寸對(duì)稱設(shè)置。
[0022]優(yōu)選地，所述多晶娃柵的厚度為80?120nm，所述控制柵的厚度為30?60nm，所述多晶硅浮柵的厚度為30?50nm ;所述絕緣層在所述多晶硅柵與所述控制柵、多晶硅浮柵之間的寬度為2?5nm，在所述多晶娃柵、多晶娃浮柵與所述襯底之間的厚度為2?5nm，在所述控制柵與多晶硅浮柵之間的厚度為8?15nm ;所述襯底的厚度為15?30nm，所述溝道的長(zhǎng)度不大于50nm，所述源、漏端的延展長(zhǎng)度為8?15nm。
[0023]優(yōu)選地，所述多晶硅柵、控制柵、多晶硅浮柵的材料為多晶硅，所述絕緣層的材料為二氧化硅。
[0024]優(yōu)選地，當(dāng)所述浮柵閃存器件編譯時(shí)，將所述第一、第二多晶硅柵相連，且都施加4?5V的相同多晶硅柵極電壓，將所述第一、第二控制柵相連，且都施加9?12V的相同控制柵極電壓，同時(shí)，對(duì)所述漏端施加5?6V的電壓，對(duì)所述源端施加OV電壓。
[0025]本發(fā)明的有益效果在于:本發(fā)明的浮柵閃存器件利用了雙柵結(jié)構(gòu)，能夠得到一種單位(Single Bit)的存儲(chǔ)器，有效縮小浮柵閃存的尺寸，提高集成度及單位面積存儲(chǔ)密度，可在縮減閃存關(guān)鍵尺寸的同時(shí)，解決隨之而來(lái)的閾值電壓漂移問(wèn)題等短溝道效應(yīng)；并且，通過(guò)利用源側(cè)注入的編譯機(jī)制，能夠解決浮柵閃存編程效率差、編程電流功耗大等問(wèn)題。
【附圖說(shuō)明】
[0026]圖1是現(xiàn)有的利用SSI作為編譯機(jī)制的浮柵閃存的原理示意圖；
[0027]圖2是本發(fā)明一實(shí)施例的一種浮柵閃存器件的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0028]下面結(jié)合附圖，對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步的詳細(xì)說(shuō)明。
[0029]需要說(shuō)明的是，在下述的【具體實(shí)施方式】中，在詳述本發(fā)明的實(shí)施方式時(shí)，為了清楚地表示本發(fā)明的結(jié)構(gòu)以便于說(shuō)明，特對(duì)附圖中的結(jié)構(gòu)不依照一般比例繪圖，并進(jìn)行了局部放大、變形及簡(jiǎn)化處理，因此，應(yīng)避免以此作為對(duì)本發(fā)明的限定來(lái)加以理解。
[0030]在以下本發(fā)明的【具體實(shí)施方式】中，請(qǐng)參閱圖2，圖2是本發(fā)明一實(shí)施例的一種浮柵閃存器件的結(jié)構(gòu)示意圖。如圖2所示，本發(fā)明的浮柵閃存器件包括:半導(dǎo)體襯底1，可為圓柱結(jié)構(gòu)，其包括位于兩端的N型摻雜的源端2和漏端3，位于中間的P型硅溝道4 ;以及包括分別并列位于所述源端2和漏端3之間的所述襯底I上下兩側(cè)的第一多晶硅柵5、第一控制柵7和第二多晶硅柵6、第二控制柵8，所述第一、第二控制柵7、8與所述襯底I之間分別設(shè)有第一、第二多晶硅浮柵9、10，所述多晶硅柵、控制柵、多晶硅浮柵及襯底之間分別具有絕緣層11。其中，所述多晶硅柵5、6靠近所述源端2側(cè)設(shè)置，所述控制柵7、8和多晶硅浮柵9、10靠近所述漏端3