3、105) 的頂部。CMP工藝包括高選擇性，以提供金屬柵疊層（103、105)、間隔件110以及ILD109的 基本平坦表面。在一些實(shí)施例中，CMP工藝具有低凹陷和/或金屬腐蝕作用。
[0061] 參考圖2,示出金屬柵極FinFET結(jié)構(gòu)200的透視圖。兩個(gè)半導(dǎo)體鰭203位于襯底 201上并且由淺溝槽隔離件205分隔開。半導(dǎo)體鰭203可以由硅、硅鍺、鍺或其他合適的半 導(dǎo)體材料形成。金屬柵極209位于半導(dǎo)體鰭203的頂面203A和側(cè)壁203B上方。晶體管的 溝道(未示出）沿著半導(dǎo)體鰭的頂面230A和側(cè)壁203B進(jìn)行限定，并且在半導(dǎo)體鰭203中的 源極（S)和漏極（D)之間延伸。如圖2所示，ILD207在半導(dǎo)體鰭203的源極（S)和漏極（D) 部分處位于頂面230A和側(cè)壁230B上方。
[0062] 參考圖3A和圖3B，示出MGFinFET結(jié)構(gòu)的兩個(gè)截面圖。從圖2所示的第一方向截 取圖3A所示的截面圖。第一方向平行于半導(dǎo)體鰭203的縱軸并且表示為"1"。在圖3A中 具有與圖1和圖2中相同的數(shù)字標(biāo)記的元件是指相同的材料結(jié)構(gòu)，并且為了簡(jiǎn)單的目的，在 此不再重復(fù)。在圖3A中，金屬柵疊層（105U07)位于半導(dǎo)體鰭203上。溝道長(zhǎng)度Lg沿著半 導(dǎo)體鰭203的頂面203A限定，并且在半導(dǎo)體鰭203中的源極（S)和漏極（D)之間延伸。在 一些實(shí)施例中，MGFinFET結(jié)構(gòu)中的溝道長(zhǎng)度Lg約為16nm或16nm以下。金屬柵疊層（105、 107)的高度H1被限定為從金屬柵極的水平頂面到半導(dǎo)體鰭203的頂面203A所測(cè)量的長(zhǎng) 度。在一些實(shí)施例中，金屬柵疊層（105、107)的高度H1為約20nm至約llOnm。在一些實(shí)施 例中，金屬柵疊層（105U07)的深寬比在約1至約10的范圍內(nèi)。金屬柵疊層（105U07)的 深寬比是指金屬柵疊層（105、107)的高度和由金屬柵疊層（105、107)所限定的溝道長(zhǎng)度Lg 的比率。深寬比越大，對(duì)金屬柵疊層（105、107)的生長(zhǎng)就應(yīng)該施加沉積控制越多。
[0063] 從圖2所示的第二方向截取圖3B所示的截面圖。第二方向垂直于半導(dǎo)體鰭203 的縱軸，并且表示為"2"。在圖3B中具有與圖1和圖2中相同的數(shù)字標(biāo)記的元件是指相同 的材料結(jié)構(gòu)，并且為了簡(jiǎn)單起見，在此不再重復(fù)。在圖3B中，功函調(diào)整層105和高k介電層 103共形地沉積在半導(dǎo)體鰭203的頂面203A和側(cè)壁203B上。在圖3B的下部中，半導(dǎo)體鰭 203由STI205分隔開，反之，在圖3B的上部中，半導(dǎo)體鰭203由ILD207分隔開。從沿著圖 3B所示的第二方向所截取的截面圖不能看出FinFET結(jié)構(gòu)的溝道長(zhǎng)度。鰭高度H2被限定為 從半導(dǎo)體鰭203的頂面203A到STI205的頂面所測(cè)量的長(zhǎng)度。在一些實(shí)施例中，鰭高度H2 在約5nm至約50nm的范圍內(nèi)。觀看圖3B所示的截面圖，F(xiàn)inFET結(jié)構(gòu)的間距P是指兩個(gè)鄰 近的半導(dǎo)體鰭203之間的距離。在一些實(shí)施例中，兩個(gè)鄰近的金屬柵極FinFET結(jié)構(gòu)之間的 間距P為約5nm至約20nm。在一些實(shí)施例中，F(xiàn)inFET結(jié)構(gòu)的鰭高度H2和間距P的比率在 約0. 2至約10的范圍內(nèi)。H2與P的比率越大，對(duì)FinFET結(jié)構(gòu)上的金屬柵極的生長(zhǎng)應(yīng)該施 加沉積控制越多。
[0064] 參考圖4A，示出在此論述的功函調(diào)整層105的放大圖。在一些實(shí)施例中，功函 調(diào)整層是三層結(jié)構(gòu)，該三層結(jié)構(gòu)包括非晶或低晶度GBEL105a、摻雜層105b以及可選覆蓋 層105c。用于上述三層結(jié)構(gòu)的功能和材料被記錄在參考本發(fā)明的圖1的說明書中，并且 為了簡(jiǎn)單起見，在此不再重復(fù)。圖4B是示出摻雜劑D從摻雜層105b滲透到非晶或低晶度 GBEL105a的示意圖。如圖4B所示，劃分兩個(gè)鄰近的晶粒105'的晶界是摻雜劑D的主要擴(kuò) 散通道。
[0065] 參考圖5A，示出在此論述的功函調(diào)整層105的放大圖。在一些實(shí)施例中，功函調(diào)整 層105是三層結(jié)構(gòu)，該三層結(jié)構(gòu)包括高晶度GBEL105a、摻雜層105b以及可選覆蓋層105c。 用于上述三層結(jié)構(gòu)的功能和材料被記錄在參考本發(fā)明的圖1的說明書中，并且為了簡(jiǎn)單起 見，在此不再重復(fù)。圖5B是示出摻雜劑D從摻雜層105b滲透到高晶度GBEL105a的示意圖。 如圖5B所示，劃分兩個(gè)鄰近的晶粒105'的晶界是摻雜劑D的主要擴(kuò)散通道。
[0066] 可以從圖4A至圖5B看出，GBEL105a的結(jié)晶度越高，晶界密度越大，并且從而允許 來自覆蓋層的摻雜劑滲透穿過GBEL105a，并且定位于接近晶體管的溝道區(qū)的位置。
[0067] 在一些實(shí)施例中，圖6A至圖10B是示出金屬柵極M0SFET結(jié)構(gòu)的制造方法的操作。 圖6A至圖10B所示的操作提供了通過在不同溫度下形成GBEL105a，調(diào)整關(guān)于GBEL105a之 上的摻雜層105b中的摻雜原子在該GBEL105a中的滲透度來控制金屬柵極晶體管結(jié)構(gòu)的閾 值電壓的方法。圖6A、圖7A、圖8A、圖9A、圖10A是NM0S結(jié)構(gòu)中的金屬柵極的制造方法的 操作，并且圖6B、圖7B、圖8B、圖9B、圖10B是PM0S結(jié)構(gòu)中的金屬柵極的制造方法的操作。 在圖3A中與圖6A、圖7A、圖8A、圖9A、圖10A中具有相同數(shù)字標(biāo)記的元件是指相同的材料 結(jié)構(gòu)，并且為了簡(jiǎn)單起見，在此不再重復(fù)。在圖6A中，根據(jù)現(xiàn)有技術(shù)，在半導(dǎo)體襯底101上 形成ILD109、氮化物層113、間隔件110、高k介電層103、蝕刻停止/阻擋層104A以及柵極 溝槽106。在形成間隔件110、氮化物層113以及ILD109之后，執(zhí)行化學(xué)機(jī)械拋光（CMP)操 作。通過去除偽柵極材料(未示出）形成柵極溝槽106。在本發(fā)明的圖12至圖17中論述了 關(guān)于偽柵極材料的去除的操作。在一些實(shí)施例中，在去除偽柵極材料之后，形成高k介電層 103和蝕刻停止/阻擋層104A。在圖6B中，在PM0S結(jié)構(gòu)上執(zhí)行與圖6A中一樣操作。
[0068] 在一些實(shí)施例中，在高k介電層103上方形成蝕刻停止/阻擋層104A。在一些實(shí) 施例中，蝕刻停止/阻擋層104A包括厚度在約5A至約3〇A的范圍內(nèi)的TiN或TaN。蝕刻 停止/阻擋層104A用作阻擋層以保護(hù)高k介電層103。通過諸如ALD、PVD、CVD、PECVD的 多種沉積技術(shù)或其他合適技術(shù)來形成蝕刻停止/阻擋層104A。
[0069] 參考圖7A和圖7B，在NM0S(圖7A)和PM0S(圖7B)結(jié)構(gòu)中的蝕刻停止/阻擋層 104A上方形成P功函層104B。在一些實(shí)施例中，可以通過ALD、PVD、CVD或其他合適工藝來 形成P功函層104B?？蛇x地，P功函層104B包括諸如TiN、TaN或Ru的其他合適金屬，在 PM0S器件中適當(dāng)?shù)貙?shí)現(xiàn)該P(yáng)功函層。在一些實(shí)施例中，P功函層104B包括諸如TiN/WN的 多金屬層結(jié)構(gòu)。
[0070] 參考圖8A和圖8B，執(zhí)行蝕刻操作以去除在圖7A中所形成的NM0S結(jié)構(gòu)處的P功 函層104B。旋涂玻璃（SOG) 120形成在PMOS結(jié)構(gòu)（圖8B)的柵極溝槽106上方，該旋涂玻 璃（S0G)120用作蝕刻掩膜，以防止P功函層104B在PM0S結(jié)構(gòu)上方被去除。在一些實(shí)施例 中，S0G120被旋涂在NM0S和PM0S結(jié)構(gòu)上，對(duì)毯式S0G120上方的光刻膠層進(jìn)一步進(jìn)行圖案 化，露出NM0S結(jié)構(gòu)上方的區(qū)域。執(zhí)行干蝕刻操作以去除未被光刻膠層覆蓋的S0G120的部 分。隨后，通過干蝕刻、濕蝕刻、干蝕刻和濕蝕刻的組合或其他合適工藝來去除露出的P功 函層104B。然后，在去除P功函層104B之后，使光刻膠和S0G120剝離。
[0071] 參考圖9A和圖9B，在NM0S結(jié)構(gòu)上的蝕刻停止/阻擋層上方（圖9A)和PM0S結(jié)構(gòu) 上的P功函層104B上方（圖9B)形成功函調(diào)整層105。在一些實(shí)施例中，功函調(diào)整層105包 括通過幾個(gè)ALD操作沉積的三層結(jié)構(gòu)。在一些實(shí)施例中，三層結(jié)構(gòu)105的GBEL105a是在約 225攝氏度的襯底溫度下通過ALD操作所形成的TaN膜。在其他實(shí)施例中，三層結(jié)構(gòu)105的 GBEL105a是在約275攝氏度的襯底溫度下通過ALD操作所形成的TaN膜。在其他實(shí)施例 中，三層結(jié)構(gòu)105的GBEL105a是在約325攝氏度的襯底溫度下通過ALD操作所形成的TaN 膜。如先前在圖4A至圖5B中所論述的，在GBEL105a生長(zhǎng)的ALD操作的過程中生長(zhǎng)溫度的 選擇取決于期望的摻雜劑滲透度。在一些實(shí)施例中，GBEL105a的厚度與GBEL105a的"封閉" 狀態(tài)有關(guān)。例如，在一些實(shí)施例中，在約325攝氏度的襯底溫度下執(zhí)行30個(gè)ALD周期以獲 得封閉膜。在一些實(shí)施例中，實(shí)現(xiàn)"封閉"狀態(tài)的GBEL105a為約l〇A到約25A。
[0072] 在形成GBEL105a之后，然后，金屬柵極M0SFET結(jié)構(gòu)在沒有真空破壞的情況下被傳 送到同一系統(tǒng)內(nèi)的另一個(gè)生長(zhǎng)室。因?yàn)樵诰A從一個(gè)生長(zhǎng)室傳送到另一個(gè)生長(zhǎng)室期間未發(fā) 生表面氧化，所以沒有氧化物層在GBEL105a上方被識(shí)別出。換句話說，在摻雜層105b和 GBEL105a之間未形成氧化物層。在一些實(shí)施例中，用于形成三層結(jié)構(gòu)的系統(tǒng)是圖11所示 的AppliedMaterialEndura?集群。在一些實(shí)施例中，AppliedM