成硅化物(例如，TiSix)。此接觸形成方法是所屬領(lǐng)域的技術(shù)人員所熟知；
[0113]使用第九掩模步驟(場板(FPL)掩模)圖案化所述接觸硅化物層，從而允許橫向延伸部以與柵極結(jié)構(gòu)重疊且在LDD/氧化物界面的接近處形成場板，如圖20E中所展示；
[0114]沉積層間電介質(zhì)膜(ILD)2030且應(yīng)用化學(xué)機(jī)械拋光步驟(CMP)或替代平面化過程，以實(shí)現(xiàn)實(shí)質(zhì)上平面的頂部表面，如圖20F中所展示；
[0115]使用第十掩模步驟(通孔掩模)來蝕刻通孔開口以接達(dá)源極、漏極及柵極接觸區(qū)。用鎢插塞(Ti/TiN/W)或替代導(dǎo)電材料填充通孔，且應(yīng)用CMP步驟以再次平面化所述頂部表面，如圖20F中所展示?’及
[0116]使用第十一掩模步驟(金屬掩模)來沉積及圖案化厚鋁層2032以形成具有源極、漏極及柵極總線結(jié)構(gòu)的頂部電極，如圖20F中所展示。
[0117]如上文所論述，在此實(shí)施例中，N溝道LDMOS (NFET)晶體管的處理需要十個(gè)掩模層級(jí)(即，步驟)。如上文所提及，如果省略柵極溝槽處理，那么掩模層級(jí)的數(shù)目可減小到十?？墒褂萌芜x掩模以通過蝕刻深溝槽穿過作用層及隱埋式氧化物且用氧化物及經(jīng)摻雜多晶硅來填充所述深溝槽而形成對(duì)襯底的電接觸。
[0118]為了使用同一過程流程形成P溝道MOSFET (PFET)，需要額外掩模子組。根據(jù)本發(fā)明的說明性實(shí)施例，使用下列掩模層級(jí)來進(jìn)行專屬額外植入:P_BL、P-POLYDOP, P-BODY,P-LDD、P-S/D及P-C0NT，其中P-BL是指隱埋式層的P型摻雜，且P-P0LYD0P是指實(shí)現(xiàn)針對(duì)PFET裝置的多晶硅的P+摻雜的掩模層級(jí)。在此情形中，針對(duì)NFET裝置的多晶硅的N+摻雜使用額外N-P0LYD0P掩模層級(jí)。
[0119]因此，根據(jù)本發(fā)明的實(shí)施例，所述示范性BiCMOS過程中的完整掩模組包含最多18到20個(gè)層級(jí)。此過程流程允許圖9到19中所展示的所有示范性電子組件的設(shè)計(jì)，所述設(shè)計(jì)可用于制造功率1C。
[0120]使用制造本文中所描述的二極管功率裝置所需要的基本掩模組的過程流程與上文針對(duì)BiCMOS技術(shù)所論述的過程流程相同。在Nch MOSFET的情形中，所述過程是基于具有P—處置晶片及N—作用層的SOI襯底。在形成本文中所揭示的二極管結(jié)構(gòu)時(shí)，此過程流程可包含下列主要步驟:
[0121]通過蝕刻溝槽穿過所述作用層且用氧化物或氧化物與多晶硅的組合來填充所述溝槽而實(shí)現(xiàn)的橫向電介質(zhì)隔離(LTI掩模)；
[0122]深植入硼以形成在接近于隱埋式氧化物界面處具有濃度峰值的局部深P+阱(BL掩模)；
[0123]圖案化掩模以界定柵極溝槽的位置(TRG掩模-任選)；
[0124]蝕刻具有經(jīng)修圓的底部及頂部拐角的柵極溝槽，生長熱柵極氧化物，及用多晶硅填充所述溝槽(任選-針對(duì)如圖15到15B的僅包含柵極溝槽的結(jié)構(gòu))；
[0125]通過磷光體植入及退火來摻雜所述經(jīng)沉積的多晶硅，及將硅化物層沉積于頂部上;
[0126]圖案化所述多晶硅化物層(P0LY掩模)；
[0127]植入硼以形成自對(duì)準(zhǔn)到針對(duì)PN 二極管的多晶硅化物層的邊緣且自對(duì)準(zhǔn)到用于在肖特基二極管中形成按鈕主體觸點(diǎn)的多晶硅化物層開口的主體區(qū)域。借助專屬熱退火來執(zhí)行主體擴(kuò)散；
[0128]植入磷光體或砷以在多晶硅化物層的另一邊緣處形成經(jīng)輕摻雜漏極延伸部(稱為經(jīng)輕摻雜漏極(LDD)) (LDD掩模)；
[0129]通過淺砷植入來形成經(jīng)高摻雜陰極區(qū)域(S/D掩模)；
[0130]沉積場氧化物以確保柵極堆疊結(jié)構(gòu)的電隔離；
[0131 ] 蝕刻淺源極(陽極)接觸溝槽(C0NT掩模)且通過溝槽底部植入BF2 (插塞植入)以確保對(duì)主體及深P+區(qū)域的良好歐姆接觸。
[0132]沉積及燒結(jié)襯砌于溝槽接觸壁的硅化物膜(例如，Ti/TiN)以形成陽極、主體與深P+區(qū)域之間的電短路；
[0133]圖案化所述接觸硅化物層(FPL掩模)；
[0134]沉積層間電介質(zhì)膜(ILD)且應(yīng)用化學(xué)機(jī)械拋光步驟(CMP)以實(shí)現(xiàn)平面頂部表面；
[0135]蝕刻通孔開口以接達(dá)陽極、陰極及柵極接觸區(qū)(通孔掩模)。用鎢插塞(Ti/TiN/W)填充通孔且應(yīng)用CMP步驟以再次平面化所述頂部表面。
[0136]執(zhí)行兩步式RTP退火以穩(wěn)定肖特基接觸勢皇。
[0137]沉積及圖案化厚Al層以形成具有陽極、陰極及柵極總線結(jié)構(gòu)的頂部電極(金屬掩模)。
[0138]如上文所論述，此技術(shù)需要少量掩模層級(jí)?？墒褂萌芜x掩模以通過蝕刻深溝槽穿過作用層及隱埋式氧化物且用氧化物及經(jīng)摻雜多晶硅來填充所述深溝槽而形成對(duì)襯底的電接觸。
[0139]處理細(xì)節(jié)是所屬領(lǐng)域的技術(shù)人員所熟知，且因此將不再于本文中進(jìn)一步詳細(xì)呈現(xiàn)。僅以實(shí)例而非限制的方式，在下文針對(duì)制作示范性20伏特N溝道MOSFET的情形列舉針對(duì)特定技術(shù)過程參數(shù)的說明性值:
[0140]■ SOI襯底:經(jīng)輕摻雜的處詈晶片(例如，<5el4cm_3)，0.3 μ m的隱埋式氧化物，及具有約lel6cm_3的摻雜的0.6 μπι作用膜。
[0141]■隱埋式的:具有2el3cnT2的劑量及180keV的能量的硼植入物。
[0142]■柵極溝槽:0.3 um 寬，0.3 um 深，及 0.3 Um 長。
[0143]■多晶硅化物層:0.3 um多晶硅及0.1um WSi2。多晶硅化物條帶寬度為0.45 μm以覆蓋柵極溝槽，或針對(duì)無柵極溝槽的NFET的情形為0.35 μ m
[0144]■主體R域:具有3el3cm_2的劑量及30keV的能量的硼植入物，后續(xù)接著具有4el3Cm_2的劑量及90keV的能量的第二硼植入物，及在1000°C處的60分鐘退火。
[0145]■ LDD漢域:具有6el2cm_2的劑量及60keV的能量的磷光體植入物。
[0146]■ S/D漢域:具有5el5cm_2的劑量及30keV的能量的砷植入物。
[0147]■接觸溝槽:0.4 Um寬及0.25 Um深。
[0148]■硅化物臘:在80(TC處退火的Ti (300埃)/TiN(800埃)。
[0149]■插塞植入物:具有7el4cnT2的劑量及30keV的能量的BF 2植入物。
[0150]■頂部金屬:圖案化有0.5 μπι金屬到金屬間距的AlSiCu(1.5 μπι厚度)。
[0151]制造如上文所論述的NPN晶體管所需要的基本掩模組可用于結(jié)合圖12Α到12D或12Ε (視具體情況而定)如上文所描述形成功率SOI BJT。所述過程是基于具有P-處置晶片及N-作用層的SOI襯底，且可包含下列主要步驟:
[0152]通過蝕刻溝槽穿過所述作用層且用氧化物或氧化物與多晶硅的組合來填充所述溝槽而實(shí)現(xiàn)的橫向電介質(zhì)隔離(LTI掩模)；
[0153]深植入硼以形成在接近于隱埋式氧化物界面處具有濃度峰值的局部深P+阱(BL掩模)。
[0154]通過磷光體植入及退火來沉積及摻雜多晶硅層。將硅化物層沉積于頂部上。
[0155]圖案化所述多晶硅化物層(P0LY掩模)。
[0156]植入硼以形成自對(duì)準(zhǔn)到多晶硅化物層的邊緣的基極區(qū)域(BODY掩模)。借助專屬熱退火來執(zhí)行基極擴(kuò)散(例如，1000°c達(dá)60分鐘)以在基極/柵極的整個(gè)長度下驅(qū)動(dòng)植入物。
[0157]植入磷或砷以形成經(jīng)輕摻雜集極延伸部(類似于LDMOS結(jié)構(gòu)中的LDD) (LDD掩模)。
[0158]通過淺砷植入來形成經(jīng)高摻雜的射極及集極區(qū)域(S/D掩模)。
[0159]蝕刻淺按鈕接觸溝槽(C0NT掩模)且通過溝槽底部植入BF2 (插塞植入)以確保對(duì)基極及深P+區(qū)域的良好歐姆接觸。
[0160]沉積及燒結(jié)襯砌于溝槽接觸壁的硅化物膜(例如Ti/TiN)。
[0161]圖案化所述接觸硅化物層，從而允許橫向延伸部與多晶硅化物層的小重疊，以形成深P+阱與多晶硅化物層之間的電接觸。如同所述MOSFET過程，此同掩?？捎糜诮缍ㄈ芜x的場板延伸部。
[0162]沉積層間電介質(zhì)膜(ILD)且應(yīng)用化學(xué)機(jī)械拋光步驟(CMP)以實(shí)現(xiàn)平面頂部表面。
[0163]蝕刻通孔開口以接達(dá)射極、集極及基極接觸區(qū)(通孔掩模)。用鎢插塞(Ti/TiN/W)填充通孔且應(yīng)用CMP步驟以再次平面化所述頂部表面。
[0164]沉積及圖案化厚Al層以形成具有射極、集極及基極總線結(jié)構(gòu)的頂部電極(金屬掩模)。
[0165]如上文所論述，NPN晶體管的處理需要10個(gè)掩模層級(jí)?？墒褂萌芜x掩模以通過蝕刻深溝槽穿過作用層及隱埋式氧化物且用氧化物及經(jīng)摻雜多晶硅來填充所述深溝槽而形成對(duì)襯底的電接觸。
[0166]為了在同一過程流程中形成PNP BJT，必須使用經(jīng)修改的掩模子組。使用下列掩模層級(jí)來實(shí)現(xiàn)專屬、額外植入:
[0167]P-BL、P-POLYDOP、P-BODY、P-LDD、P-S/D 及 P-C0NT。
[0168]兩種類型的BJT晶體管均可集成于如對(duì)SO1-BiCMOS的揭示內(nèi)容中所論述具有最多18個(gè)掩模層級(jí)的SO1-BiCMOS過程流程內(nèi)。此過程流程允許設(shè)計(jì)可用于制造功率IC的各種電子組件。
[0169]處理細(xì)節(jié)是所屬領(lǐng)域的技術(shù)人員所熟知。上文針對(duì)用作實(shí)例的20V BiCMOS技術(shù)的情形列舉臨界技術(shù)參數(shù)的值。
[0170]在實(shí)施例中，將源極及漏極總線放置于晶體管作用單元的相對(duì)端處，其中通過多晶硅化物層形成的柵極總線沿著布局的中心延伸。所述源極及漏極金屬觸點(diǎn)具有交錯(cuò)指狀結(jié)構(gòu)，且其節(jié)距等于如(舉例來說)圖9A、10、10A、11或19中所展示的一個(gè)作用單元的節(jié)距。預(yù)定義數(shù)目個(gè)作用單元通過總線結(jié)構(gòu)連接在一起到具有數(shù)百微米的橫向尺寸的大的宏單元(例如300X300 μπι)。此宏單元方法實(shí)現(xiàn)可通過預(yù)定義宏單元的重復(fù)及連接而比例縮放到大的面積(例如Imm2到5mm2)的晶體管布局。舉例來說，在2008年11月4日發(fā)布的第7，446，375號(hào)美國專利中描述用于形成包括大量個(gè)別作用單元(例如，棋盤布局)的宏單元且將那些宏單元一起重復(fù)分組以用作個(gè)別裝置的各種技術(shù)，所述美國專利的整個(gè)內(nèi)容以引用的方式并入本文中。然而，不同于描述具有到后側(cè)電極的垂直電流流動(dòng)的裝置的’375專利，本發(fā)明LDMOS功率裝置實(shí)施例(其采用橫向電流流動(dòng))的源極及漏極端子以及源極及漏極總線兩者將形成于半導(dǎo)體襯底的頂部側(cè)上。應(yīng)了解，此宏單元方法可適用于本文中所揭示的所有功率裝置，包含MOSFET及BJT晶體管及二極管。
[0171]根據(jù)本發(fā)明的實(shí)施例實(shí)現(xiàn)的特征及優(yōu)勢包含不限于下列各項(xiàng)中的一或多者，但給定實(shí)施例可未必包含所有這些特征或未必僅包含這些特征:
[0172]■開發(fā)BiCMOS過程的獨(dú)特方面，如同借助同一組過程步驟來制造所有集成功率裝置；
[0173]■深的隱埋式阱的摻雜及放置界定所有SOI功率裝置內(nèi)的擊穿電壓及雪崩碰撞離子化的位置；即，箝位二極管有效地集成于所述裝置中，借此確保高的耐雪崩性；
[0174]■以最小化SMPS應(yīng)用中的S01-LDM0S功率損失的目的來界定BiCMOS過程流程。通過修改S01-LDM0S結(jié)構(gòu)而獲得其它功率裝置，如PN 二極管、肖特基二極管及BJT ；
[0175]■通過從N溝道LDMOS結(jié)構(gòu)移除N+源極區(qū)域而獲得PN 二極管；
[0176]■通過從PN 二極管結(jié)構(gòu)移除P主體區(qū)域而獲得肖特基二極管；
[0177]■通過移除源極區(qū)域與主體區(qū)域之間的電短路而獲得雙極型晶體管。將柵極堆疊連接到主體區(qū)域且建構(gòu)用作基極端子的電流總線結(jié)構(gòu)；
[0178]■采用芯片尺寸封裝(CSP)或晶片級(jí)封裝(WLP)以在所完成的裸片的頂部表面上形成電流端子。
[0179]在布線封裝的情形中，電流總線條帶通向端子襯墊區(qū)。如果采用具有較小產(chǎn)品占用面積及較少寄生分量(如封裝電阻及電感)的優(yōu)勢的芯片尺寸組合件(CSP或WLP)，那么電流總線結(jié)構(gòu)2308 (舉例來說，其對(duì)應(yīng)于柵極、漏極及源極頂部電極2032 (或在二極管或BJT實(shí)施例的情形中的其它觸點(diǎn))通過通孔2302及再分布層2304連接到球觸點(diǎn)2306，如圖23中示意性地展示。返回到關(guān)于宏單元的先前論述，個(gè)別源極、漏極及柵極總線可連接到多個(gè)相似或相同裝置的多個(gè)源極、漏極及柵極端子，借此允許所述多個(gè)裝置作為單個(gè)大型裝置操作。接著，多個(gè)宏單元裝置可連接在一起以便由(舉例來說)再分布層2304操作為一個(gè)功率裝置。S卩，個(gè)別觸點(diǎn)2306可針對(duì)柵極及漏極觸點(diǎn)2306連接到(舉例來說)多個(gè)源極總線2308及類似物。
[0180]如先前提及，本發(fā)明的實(shí)施例的重要益處是容易地促進(jìn)功率電路及/或組件(例如，驅(qū)動(dòng)器及功率開關(guān))在與用于實(shí)施功率控制裝置的對(duì)應(yīng)控制電路相同的硅襯底上的集成的能力。僅以實(shí)例而非限制的方式，圖21A到22E是描繪根據(jù)本發(fā)明的實(shí)施例用于將兩個(gè)功率裝置集成于同一襯底上的示范性BiCMOS處理流程的至少一部分的橫截面圖。具體來說，圖21A到22E概念性地圖解說明利用相同過程步驟以將功率N溝道MOSFET及功率肖特基二極管集成于共用SOI襯底上的示范性過程流程?？稍谕贿^程步驟序列內(nèi)制作例如(舉例來說)PN 二極管及BJT的其它裝置。
[0181]參考圖21A，展示至少兩個(gè)作用區(qū)域2102及2104。在此實(shí)施例中，其中將形成若干裝置的作用區(qū)域2102及2104中的每一者包括通過橫向隔離溝槽2108分離的相應(yīng)N_作用區(qū)