包括交替形成臺階的半導體裸芯堆疊的半導體器件的制作方法
【專利說明】
【背景技術】
[0001]便攜式消費電子產(chǎn)品的強勁增長需要促進了對高容量存儲裝置的需求。諸如閃存存儲卡的非易失性半導體存儲器裝置正變得越來越廣泛用于滿足對數(shù)字信息存儲和交換的日益增長的需要。它們的便攜性、多用些和穩(wěn)定的設計、以及其高可靠性和大容量已經(jīng)使得這種存儲器器件理想地用于各種電子設備，包括例如，數(shù)碼相機、數(shù)字音樂播放器、視頻游戲機、PDA和蜂窩電話。
[0002]雖然已知了多種封裝體配置，但是通常閃存存儲卡可以制造為系統(tǒng)級封裝體(SiP)或多芯片模塊(MCM)，其中，在小足印基板上安裝和互連多個裸芯。該基板通常可以包括剛性的介電基底，其具有在一面或兩面上蝕刻的導電層。在裸芯和(一個或多個)導電層之間構成電連接，且(一個或多個)導電層提供用于將裸芯連接到主機設備的電引線結構。一旦完成了在裸芯和基板之間的電連接，則通常將該裝配件包裹在提供保護性包裝的模塑化合物內(nèi)。
[0003]圖1和圖2中示出了傳統(tǒng)半導體封裝體20的剖面?zhèn)纫晥D和俯視圖(在圖2中沒有示出模塑化合物)。典型的封裝體包括附著到基板26的多個半導體裸芯，諸如閃存裸芯22和控制器裸芯24。在裸芯制造工藝期間，可以在半導體裸芯22、24上形成多個裸芯鍵合墊。類似地，可以在基板26上形成多個接觸墊30。裸芯22可以被附著在基板26上，然后裸芯24可以被安裝在裸芯22上。然后，可以通過在相應的裸芯鍵合墊28和接觸墊30對之間附著引線鍵合體32來將所有裸芯電耦合到基板。一旦完成了所有電連接，則可以在模塑化合物34中包封這些裸芯和引線鍵合體，以密封該封裝體并保護這些裸芯和引線鍵合體。
[0004]為了最高效地利用封裝體足印，已知上下堆疊半導體裸芯，無論是完全彼此重疊還是帶有偏移地重疊，如圖1和2所示。在偏移配置中，一個裸芯被堆疊在另一裸芯的頂上使得下方裸芯的鍵合墊被暴露。偏移配置提供方便地接近在堆疊中的每個半導體裸芯上的鍵合墊的優(yōu)點。
[0005]隨著半導體裸芯變得更薄，且為了增加半導體封裝體的存儲器容量，在半導體封裝體內(nèi)堆疊的裸芯的數(shù)量繼續(xù)增加。但是，這可能導致從上部裸芯下降到基板的長鍵合引線。長鍵合引線容易被損壞或與其他引線鍵合體短路，且還具有比較短的鍵合引線更高的信噪比。
【附圖說明】
[0006]圖1是傳統(tǒng)半導體封裝體的剖面?zhèn)纫晥D。
[0007]圖2是傳統(tǒng)基板和引線鍵合的半導體裸芯的俯視圖。
[0008]圖3是根據(jù)本發(fā)明的實施例的半導體器件的整體制造工藝的流程圖。
[0009]圖4是根據(jù)本技術的一個實施例的在制造工藝中的第一步驟中的半導體器件的側視圖。
[0010]圖5是根據(jù)本技術的一個實施例的在制造工藝中的第二步驟中的半導體器件的俯視圖。
[0011]圖6是根據(jù)本技術的一個實施例的在制造工藝中的第三步驟中的半導體器件的側視圖。
[0012]圖7是根據(jù)本技術的一個實施例的在制造工藝中的第四步驟中的半導體器件的側視圖。
[0013]圖8是根據(jù)本技術的一個實施例的在制造工藝中的第五步驟中的半導體器件的側視圖。
[0014]圖9是根據(jù)本技術的一個實施例的在制造工藝中的第五步驟中的半導體器件的簡化透視圖。
[0015]圖10是根據(jù)本技術的一個實施例的在制造工藝中的第六步驟中的半導體器件的側視圖。
[0016]圖10A-10C是用于完成圖9所示的制造工藝中的第六步驟的根據(jù)各個實施例的側視圖。
[0017]圖11是根據(jù)本技術的一個實施例的在制造工藝中的第七步驟中的半導體器件的側視圖。
[0018]圖12是根據(jù)本技術的一個實施例的在制造工藝中的第八步驟中的半導體器件的側視圖。
【具體實施方式】
[0019]現(xiàn)在將參考圖3到12來描述本技術，本技術在各實施例中涉及一種半導體器件，包括交替形成臺階的半導體裸芯堆疊以允許使用短引線鍵合體在半導體器件內(nèi)提供大量半導體裸芯。要理解，本發(fā)明可以按許多不同的形式來實施，且不應該被限制為在此闡述的實施例。而是，提供這些實施例以便本公開充分和完整，且充分地向本領域技術人員傳達該發(fā)明。確實，本發(fā)明旨在覆蓋這些實施例的替換、修改和等同物，這些都被包括在由所附權利要求所限定的本發(fā)明的范圍和精神中。另外，在本發(fā)明的以下詳細描述中，闡述大量具體細節(jié)以便提供對本發(fā)明的全面了解。但是，本領域技術人員將清楚，可以不用這種具體細節(jié)來實踐本發(fā)明。
[0020]在此可能使用的術語“頂部”和“底部”、“上方”和“下方”和“垂直”和“水平”僅用于舉例和圖示目的，且不意圖限制本發(fā)明的描述，所引用的項目可以在位置和方向上交換。而且，如在此使用的，術語“基本上”、“近似”和/或“大約”意味著所指定的尺度或參數(shù)可以對于給定的應用在可接受的制造容許量內(nèi)變換。在一個實施例中，該可接受制造容許量為 ±0.25%。
[0021]將參考圖3的流程圖和圖4到12的俯視和側視圖來說明本發(fā)明的實施例。雖然圖4到12每個示出了單個器件100、或其一部分，但是要理解，該器件100可以與基板面板上的多個其他封裝體100 —起被批處理，以實現(xiàn)規(guī)模經(jīng)濟?；迕姘迳系姆庋b體100的行和列的數(shù)量可以改變。
[0022]基板面板以多個基板102開始(再次，在圖4到12中示出一個這樣的基板)?；?02可以是各種不同的芯片承載介質(zhì)，包括印刷電路板(PCB)、引線框架或帶自動鍵合(TAB)帶。在基板102是PCB的情況下，基板可以由具有頂部導電層105和底部導電層107的核心103形成，如圖4所示。核心103可以由諸如例如聚酰亞胺薄片、包括FR4和FR5的環(huán)氧樹脂、雙馬來酰亞胺-三嗪(BT)等的各種介電材料形成。雖然不是本發(fā)明所必要的，但是該核心可以具有在40微米(μπι)到200 μπι之間的厚度，雖然在替換實施例中該核心的厚度可以在該范圍之外變化。在可選實施例中，該核心103可以是陶瓷或有機的。
[0023]圍繞核心的導電層105、107可以由銅或銅合金、鍍銅或鍍銅合金、合金42(42Fe/58Ni)、鍍銅鋼或已知用于在基板面板上使用的其他金屬和材料形成。導電層可以具有大約10 ym到25 μ m的厚度，雖然在可選實施例中這些層的厚度可以在該范圍之外變化。
[0024]圖3是根據(jù)本發(fā)明的實施例的半導體器件的整體制造工藝的流程圖。在步驟200中，基板102被鉆孔以在基板102上定義貫通通孔104。所示的各通孔104 (在圖中僅編號了一些通孔)僅是示例，且基板可以包括比圖中示出的多得多的通孔104，且它們可以處于與圖中示出的位置不同的位置。接下來在步驟202中，在頂部和底部導電層的一個或兩者上形成導電圖案。導電圖案可以包括電跡線106和接觸墊108，如例如圖5和6所示。跡線106和接觸墊108 (在圖中僅編號了一些)僅是示例，且基板102可以包括比圖中示出的更多跡線和/或接觸墊，且它們可以處于與圖中示出的位置不同的位置。
[0025]在各實施例中，可以使用成品半導體器件100裝配件作為BGA(球柵陣列)封裝?；?02的下表面可以包括用于接收如下所述的焊球的接觸焊墊108。在其他實施例中，成品半導體器件100可以是包括在主機設備內(nèi)用于可移除地耦合成品器件100的觸指的LGA(焊盤柵陣列)封裝體。在這種實施例中，下表面可以包括觸指，而不是接收焊球的接觸墊?；?02的頂部和/或底部表面上的導電圖案可以通過各種已知工藝、包括例如各種光刻工藝來形成。
[0026]再次參考圖3，然后，可以在步驟204中，在自動光學檢查(AOI)中檢查基板102。一旦檢查完，在步驟206中可以將焊接掩膜110施加到基板。在施加了焊接掩膜之后，在步驟208中，在已知電鍍或薄膜沉積工藝中，導電圖案上的接觸墊、觸指、和任何其他焊接區(qū)域可以被鍍上Ni/Au、合金42等。然后，基板102可以在自動檢查工藝(步驟210)中且在最終視覺檢查(步驟212)中被檢查和測試，以查驗電操作，且查看污染、劃痕和變色。
[0027]假設基板102通過了檢查，可以接下來在步驟214中將無源組件112附著到基板。一個或多個無源組件可以包括例如一個或多