鰭式場(chǎng)效應(yīng)晶體管的形成方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種鰭式場(chǎng)效應(yīng)晶體管的形成方法。
【背景技術(shù)】
[0002] 隨著半導(dǎo)體工藝技術(shù)的不斷發(fā)展，工藝節(jié)點(diǎn)逐漸減小，后柵（gate-last)工藝得到 了廣泛應(yīng)用，以獲得理想的閾值電壓，改善器件性能。但是當(dāng)器件的特征尺寸進(jìn)一步下降 時(shí)，即使采用后柵工藝，常規(guī)的MOS場(chǎng)效應(yīng)管的結(jié)構(gòu)也已經(jīng)無(wú)法滿足對(duì)器件性能的需求，鰭 式場(chǎng)效應(yīng)晶體管（Fin FET)作為一種多柵器件得到了廣泛的關(guān)注。
[0003] 由于集成電路中，不同的器件的工作電壓不同，需要形成不同厚度的柵介質(zhì)層，柵 介質(zhì)層厚度較薄的鰭式場(chǎng)效應(yīng)晶體管一般被應(yīng)用于集成電路中的工作電壓較低的核心器 件中，例如邏輯器件中；而柵介質(zhì)層厚度較厚的鰭式場(chǎng)效應(yīng)晶體管一般被應(yīng)用于工作電壓 較高的外圍電路中，例如輸入/輸出器件。
[0004] 現(xiàn)有技術(shù)形成的高工作電壓區(qū)的核心器件中的鰭部的寬度大于高工作電壓區(qū)的 外圍電路中的鰭部寬度，導(dǎo)致集成電路中不同工作電壓的晶體管的鰭部溝道區(qū)域的導(dǎo)通電 阻不同，進(jìn)而影響集成電路的性能。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明解決的問(wèn)題是提供一種鰭式場(chǎng)效應(yīng)晶體管的形成方法，提高鰭式場(chǎng)效應(yīng)晶 體管的性能。
[0006] 為解決上述問(wèn)題，本發(fā)明提供一種鰭式場(chǎng)效應(yīng)晶體管的形成方法，包括：提供半導(dǎo) 體襯底，所述半導(dǎo)體襯底包括第一區(qū)域和第二區(qū)域，所述第一區(qū)域上形成有第一鰭部，在所 述第二區(qū)域上形成有第二鰭部，所述第一鰭部和第二鰭部的寬度相同，所述半導(dǎo)體襯底表 面還形成有第一介質(zhì)層，所述第一介質(zhì)層的表面低于第一鰭部和第二鰭部的頂部表面；在 所述第一鰭部表面形成阻擋層；在第二鰭部表面形成半導(dǎo)體外延層，所述第二鰭部以及位 于所述第二鰭部表面的半導(dǎo)體外延層作為第三鰭部；去除所述阻擋層；對(duì)所述第一鰭部表 面進(jìn)行氧化形成第一柵介質(zhì)層，對(duì)所述第三鰭部表面進(jìn)行氧化形成第三柵介質(zhì)層，所述第 三柵介質(zhì)層的厚度大于第一柵介質(zhì)層的厚度。
[0007] 可選的，所述阻擋層的材料為氮化硅、氧化硅、光刻膠。
[0008] 可選的，所述阻擋層還覆蓋第一區(qū)域上的第一介質(zhì)層的表面。
[0009] 可選的，形成所述阻擋層的方法包括：在所述半導(dǎo)體襯底表面形成覆蓋所述第一 鰭部、第二鰭部以及第一介質(zhì)層的阻擋材料層；在所述第一區(qū)域上形成掩膜層；以所述掩 膜層為掩膜，刻蝕去除第二區(qū)域上的部分阻擋材料層；然后去除所述第一區(qū)域上的掩膜層。
[0010] 可選的，采用濕法刻蝕工藝去除所述阻擋層。
[0011] 可選的，所述半導(dǎo)體外延層的材料為硅、鍺或鍺硅。
[0012] 可選的，采用選擇性外延工藝形成所述半導(dǎo)體外延層。
[0013] 可選的，還包括：形成位于所述第一柵介質(zhì)層表面的橫跨所述第一鰭部的第一柵 極、位于所述第一柵極兩側(cè)的第一鰭部?jī)?nèi)的第一源漏極以及位于所述第三柵介質(zhì)層表面的 橫跨所述第三鰭部的第三柵極、位于所述第三柵極兩側(cè)的第三鰭部?jī)?nèi)的第三源漏極。
[0014] 為解決上述問(wèn)題，本發(fā)明還提供一種鰭式場(chǎng)效應(yīng)晶體管的形成方法，其特征在于， 包括：提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括第三區(qū)域和第四區(qū)域；在所述半導(dǎo)體襯底的 第三區(qū)域上形成第一掩膜層，在半導(dǎo)體襯底的第四區(qū)域上形成第二掩膜層，所述第一掩膜 層和第二掩膜層的寬度相同；在所述第四區(qū)域上的第二掩膜層側(cè)側(cè)壁表面形成側(cè)墻，所述 第二掩膜層和位于所述第二掩膜層側(cè)壁表面的側(cè)墻作為第三掩膜層；以所述第一掩膜層和 第三掩膜層為掩膜，刻蝕半導(dǎo)體襯底，在第三區(qū)域上形成第四鰭部，在第四區(qū)域上形成第五 鰭部，所述第五鰭部的寬度大于第四鰭部的寬度；去除所述第一掩膜層和第三掩膜層，在所 述半導(dǎo)體襯底表面形成第二介質(zhì)層，所述第二介質(zhì)層的表面低于第四鰭部和第五鰭部的頂 部表面；對(duì)所述第四鰭部表面進(jìn)行氧化形成第四柵介質(zhì)層，對(duì)所述第五鰭部表面進(jìn)行氧化 形成第五柵介質(zhì)層，所述第五柵介質(zhì)層的厚度大于第四柵介質(zhì)層的厚度。
[0015] 可選的，所述側(cè)墻的形成方法包括：在所述半導(dǎo)體襯底表面以及第一掩膜層、第二 掩膜層的表面形成側(cè)墻材料層；在所述第四區(qū)域上形成保護(hù)層；以所述保護(hù)層為掩膜，去 除第三區(qū)域上的側(cè)墻材料層；去除所述保護(hù)層；去除第四區(qū)域半導(dǎo)體襯底表面以及第二掩 膜層頂部的側(cè)墻材料層，在第二掩膜層側(cè)壁表面形成側(cè)墻。
[0016] 可選的，所述保護(hù)層的材料為光刻膠、氧化硅、氮化硅、氮氧化硅或碳氧化硅中的 一種或幾種。
[0017] 可選的，所述側(cè)墻的材料為氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一種或幾 種。
[0018] 可選的，采用濕法刻蝕工藝去除所述第三區(qū)域上的側(cè)墻材料層。
[0019] 可選的，采用干法刻蝕工藝去除第四區(qū)域的半導(dǎo)體襯底表面以及第二掩膜層頂部 的側(cè)墻材料層。
[0020] 可選的，所述第一掩膜層和第二掩膜層的形成方法包括：在所述半導(dǎo)體襯底上形 成犧牲材料層；圖形化所述犧牲材料層，形成分立的若干犧牲層；在所述半導(dǎo)體襯底表面 以及犧牲層表面形成掩膜材料層；采用無(wú)掩膜刻蝕工藝，去除位于半導(dǎo)體襯底表面以及犧 牲層頂部表面的掩膜材料層，在所述第三區(qū)域上形成第一掩膜層，在所述第四區(qū)域上形成 第二掩膜層；去除所述犧牲層。
[0021] 可選的，所述犧牲層的材料包括光刻膠、底部抗反射材料、氮化硅或氧化硅中的一 種或幾種。
[0022] 可選的，所述掩膜材料層的材料與犧牲層的材料不同。
[0023] 可選的，所述掩膜材料層的材料為氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一種 或幾種。
[0024] 可選的，還包括：形成位于所述第四柵介質(zhì)層表面的橫跨所述第四鰭部的第四柵 極、位于所述第四柵極兩側(cè)的第四鰭部?jī)?nèi)的第四源漏極，以及位于所述第五柵介質(zhì)層表面 的橫跨所述第五鰭部的第五柵極、位于所述第五柵極兩側(cè)的第五鰭部?jī)?nèi)的第五源漏極。
[0025] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：
[0026] 本發(fā)明的技術(shù)方案中，在形成寬度相同的第一鰭部和第二鰭部后，在第一鰭部表 面形成阻擋層，在第二鰭部表面形成半導(dǎo)體外延層，將所述第二鰭部和半導(dǎo)體外延層作為 第三鰭部，第三鰭部的寬度大于第一鰭部的寬度；對(duì)第一鰭部表面和第三鰭部表面進(jìn)行氧 化，在第一鰭部表面形成第一柵介質(zhì)層，在第三鰭部表面形成第三柵介質(zhì)層，使第三柵介質(zhì) 層的厚度大于第一柵介質(zhì)層的厚度，從而第三鰭部表面被氧化掉的材料厚度大于第一鰭部 表面被氧化掉的材料厚度，使得最終剩余的第一鰭部和剩余的第三鰭部的寬度相同。
[0027] 本發(fā)明的技術(shù)方案，還可以在半導(dǎo)體襯底上形成寬度相同的第一掩膜層鞒和第二 掩膜層，然后在第二掩膜層兩側(cè)側(cè)壁表面形成側(cè)墻，所述第二掩膜層和側(cè)墻作為第三掩膜 層，使第三掩膜層的寬度大于第一掩膜層的寬度，以所述第三掩膜層為掩膜形成的第五鰭 部，以第一掩膜層為掩膜形成的第四鰭部，第五鰭部的寬度大于第四鰭部寬度，所以，在第 四鰭部上形成第四柵介質(zhì)層，在第五鰭部上形成厚度大于第四柵介質(zhì)層厚度的第五柵介質(zhì) 層后，剩余的第四鰭部的寬度與剩余的第五鰭部的寬度相同，避免鰭部寬度不同，導(dǎo)致溝道 導(dǎo)通電阻不同，從而可以提高最終形成的鰭式場(chǎng)效應(yīng)晶體管的性能，提高集成電路的性能。
【附圖說(shuō)明】
[0028] 圖1至圖6是本發(fā)明的一實(shí)施例的鰭式場(chǎng)效應(yīng)晶體管的形成過(guò)程的結(jié)構(gòu)示意圖；
[0029] 圖7至圖13是本發(fā)明的另一實(shí)施例的鰭式場(chǎng)效應(yīng)晶體管的形成過(guò)程的結(jié)構(gòu)示意 圖。
【具體實(shí)施方式】
[0030] 如【背景技術(shù)】中所述，現(xiàn)有技術(shù)形成的工作電壓較低的核心器件中的鰭部寬度小于 工作電壓較高的外圍電路中的鰭部寬度，影響集成電路的性能。
[0031] 研究發(fā)現(xiàn)，現(xiàn)有技術(shù)形成鰭式場(chǎng)效應(yīng)晶體管的柵介質(zhì)層一般是采用氧化工藝以形 成較高質(zhì)