一種半導體器件及其制造方法
【技術領域】
[0001]本發(fā)明涉及一種半導體器件的制造方法，特別是涉及一種包含NMOS和PMOS的集成半導體器件的制造方法。
【背景技術】
[0002]在集成電路(IC)領域，應力工程在半導體器件制備工藝和半導體器件性能方面起著非常重要的作用，尤其是隨著集成電路相關制造工藝的發(fā)展以及芯片尺寸按比例縮小的趨勢，這一作用越來越明顯。在90nm以下，甚至是22nm以下的CMOS集成電路工藝中，人們已經(jīng)采用了多種方法向溝道施加壓力從而增強載流子迀移率，提高器件性能。不同種類的應力對器件中的載流子(電子和空穴)迀移率有著不同的影響。對于NMOS器件來說，在溝道區(qū)溝道方向上施加張應力，就會對溝道中電子迀移率有很大的提高；而對于PMOS器件來說，在溝道區(qū)溝道方向上施加壓應力，就會對溝道中空穴迀移率有很大的提高。另外，在90nm以下，甚至是22nm以下的CMOS集成電路工藝中，源漏接觸電阻在整個器件的電阻中也占據(jù)了相當大的比例，嚴重制約了器件性能的提高。為了減小源漏接觸電阻，通常采用的方法是在源漏區(qū)上外延生長形成源漏提升區(qū)，或者在接觸區(qū)形成金屬硅化物。
[0003]這樣，要在上述應用了應力工程的CMOS集成半導體器件中采用源漏提升區(qū)來改善接觸電阻，不僅要在PMOS的源漏區(qū)選擇性外延SiGe或SiGe: C，而且要在NMOS的源漏區(qū)選擇性外延Si或S1:C。這種NMOS、PMOS都外延源漏提升區(qū)的制造方法通常是利用掩模，先形成第一掩模將NMOS器件覆蓋，只在PMOS的源漏區(qū)進行蝕刻形成源漏溝槽并在該溝槽中選擇性外延生長SiGe或SiGe: C形成第一源漏提升區(qū)；隨后去除第一掩模再形成第二掩模將PMOS器件覆蓋，只在NMOS的源漏區(qū)進行蝕刻形成源漏溝槽并在該溝槽中選擇性外延生長Si或S1:C形成第二源漏提升區(qū)。這種制造方法需要兩次掩模分別蝕刻、外延，其中尤其是分別兩次的源漏溝槽的蝕刻工藝復雜、成本高、耗時長且容易帶來可靠性問題。
【發(fā)明內(nèi)容】
[0004]鑒于此，本發(fā)明的目的在于提供一種提高器件性能和降低工藝成本兼顧的半導體器件的制造方法。本發(fā)明的制造方法工藝簡單、成本低，同時又提高了電路中NMOS和PMOS器件的載流子迀移率，降低了源漏接觸電阻在整個器件電阻中所占的比例。
[0005]為此，本發(fā)明提供了一種包含NMOS器件和PMOS器件的半導體器件的制造方法，包括:在單晶硅襯底中形成淺溝槽，定義出由所述淺溝槽包圍的NMOS區(qū)域和PMOS區(qū)域；向溝槽中填充二氧化硅，分別形成包圍NMOS區(qū)域的淺溝槽隔離STI I和包圍PMOS區(qū)域的PMOS淺溝槽隔離STI 2 ;向PMOS淺溝槽隔離STI 2的二氧化硅進行摻雜處理，形成具有張應力的PMOS淺溝槽隔離，該PMOS淺溝槽隔離中的張應力轉(zhuǎn)移到溝道中，相當于給溝道施加了壓應力，能起到增強PMOS器件溝道中空穴載流子迀移率的作用；在襯底上NMOS區(qū)域、PMOS區(qū)域和包圍NMOS區(qū)域的淺溝槽隔離STI I上柵極堆疊結構，該柵極堆疊結構包括柵極絕緣層和柵極。該步驟的巧妙之處是基于不增加工藝步驟，在形成器件區(qū)的柵極堆疊結構的同時保留包圍NMOS區(qū)域的淺溝槽隔離STI I上的柵極堆疊結構，即同時在STI I上形成附加的柵極堆疊結構，由于該附加的空置柵極堆疊結構會產(chǎn)生向淺溝槽STI I中二氧化硅填充物的壓應力，而該壓應力傳遞至NMOS器件的溝道中，則變成溝道區(qū)的張應力，相當于給溝道施加了張應力，能起到增強NMOS器件溝道中電子載流子迀移率的作用。在NMOS區(qū)域、PMOS區(qū)域的柵極堆疊結構周圍形成柵極側墻；選擇性刻蝕PMOS區(qū)域襯底，在柵極側墻兩側形成PMOS源漏溝槽；該PMOS源漏溝槽溝槽的深度優(yōu)選小于包圍PMOS區(qū)域的PMOS淺溝槽隔離STI 2的深度。在PMOS源漏溝槽中形成SiGe或SiGe = C的第一源漏提升區(qū)。該SiGe或SiGe = C的第一源漏提升區(qū)可以有效降低PMOS區(qū)域的源漏接觸電阻，此外還可以向PMOS溝道區(qū)施加壓應力，增大空穴載流子迀移率。選擇性在襯底上NMOS區(qū)域和PMOS區(qū)域形成Si或S1:C蓋層，同時作為NMOS區(qū)域的第二源漏提升區(qū)。該Si或S1:C的第二源漏提升區(qū)可以有效降低NMOS區(qū)域的源漏接觸電阻，此外還可以向NMOS溝道區(qū)施加張應力，增大電子載流子迀移率。
[0006]其中，所述娃襯底還可以是單晶鍺、應變娃、絕緣體上娃、鍺娃絕緣體上鍺、或者化合物半導體。
[0007]其中，摻雜的是銻，摻雜的方法是離子注入，且注入的能量范圍是50千電子伏特到200千電子伏特。
[0008]其中，選擇性刻蝕PMOS區(qū)域襯底，在柵極側墻兩側形成PMOS源漏溝槽的步驟進一步包括:在整個器件上形成保護層；選擇性蝕刻保護層，暴露PMOS區(qū)域柵極側墻兩側的襯底；蝕刻PMOS區(qū)域柵極側墻兩側的襯底，形成PMOS源漏溝槽。
【附圖說明】
[0009]圖1為現(xiàn)有技術方法的第一次掩模，只在PMOS的源漏區(qū)進行蝕刻形成源漏溝槽并在該溝槽中選擇性外延生長SiGe或SiGe:C形成第一源漏提升區(qū)。
[0010]圖2為現(xiàn)有技術方法的第二掩模，只在NMOS的源漏區(qū)進行蝕刻形成源漏溝槽并在該溝槽中選擇性外延生長Si或S1:C形成第二源漏提升區(qū)。
[0011]圖3為根據(jù)本發(fā)明的方法的形成包圍NMOS區(qū)域和PMOS區(qū)域的淺溝槽隔離、柵堆疊結構和附加柵堆疊結構、以及柵極側墻之后的器件剖面示意圖。
[0012]圖4為根據(jù)本發(fā)明的方法的形成PMOS源漏溝槽后的器件剖面示意圖。
[0013]圖5為根據(jù)本發(fā)明的方法的形成PMOS的第一源漏提升區(qū)后的器件剖面示意圖。
[0014]圖6為根據(jù)本發(fā)明的方法選擇性在NMOS區(qū)域和PMOS區(qū)域形成蓋層，即形成NMOS的第二源漏提升區(qū)后的器件剖面示意圖。
【具體實施方式】
[0015]以下參考附圖并結合示意性的實施例來詳細說明本發(fā)明技術方案的技術特征及其技術效果。
[0016]首先結合附圖1-2，說明現(xiàn)有技術中制備具有源漏提升區(qū)的包含NMOS和PMOS的半導體器件的制造方法。先形成第一掩模將NMOS器件覆蓋，只在PMOS的源漏區(qū)進行蝕刻形成源漏溝槽并在該溝槽中選擇性外延生長SiGe或SiGe:C形成第一源漏提升區(qū)；隨后去除第一掩模再形成第二掩模將PMOS器件覆蓋，只在NMOS的源漏區(qū)進行蝕刻形成源漏溝