所述結(jié)構(gòu)以及制作工藝均為現(xiàn)有技術(shù)，為本領(lǐng)域技術(shù)人員所熟知，在此不予以贅述。本發(fā)明基于此做出如下的下述改進。
[0057]圖10展示了高閾值電壓增強型N溝道功率MOS器件的電路原理，其包含了如圖9所示常規(guī)N溝道增強型功率MOS芯片的有源區(qū)10，本實施例與實施例1所不同的是本實施例中的有源區(qū)10為增強型N溝道功率MOS芯片的有源區(qū)，其他均與實施例1相似，其阱區(qū)注入摻雜離子劑量處于4X 11Vcm2?2X 10 15/cm2之間，溝道區(qū)注入摻雜離子劑量處于I X 11Vcm2~ 2 X 10 1Vcm2之間，柵氧化層的厚度處于0.05 μ m?0.15 μ m之間。
[0058]圖10展示了增強型N溝道功率MOS器件使閾值電壓增加的電路原理，與圖9所示器件在芯片上進一步包括一二極管區(qū)20，所述二極管區(qū)20包括第一齊納二極管8、第二齊納二極管9 ;所示二極管區(qū)20的結(jié)構(gòu)與實施例1相同。
[0059]本實施例的其他結(jié)構(gòu)、要求，所能達到的功效，技術(shù)特點，其他相關(guān)技術(shù)參數(shù)的設定(如X、y的取值等)均與實施例1相同，在此不在贅述。
[0060]實施例4:
與實施例1相比，本實施例的區(qū)別主要在于其有源區(qū)10，其他部分均與實施例1相似，為了簡化描述，以下主要在于對差異部分進行說明，對其他部分只進行簡單描述，所述描述足以使本領(lǐng)域普通技術(shù)人員清楚無誤地理解。
[0061]圖11給出了現(xiàn)有增強型N溝道功率MOS器件的電路原理圖；其與實施例1所不同的是本實施例中的有源區(qū)10耗盡型P溝道功率MOS芯片的有源區(qū)，其他均與實施例1相似，而且所述結(jié)構(gòu)以及制作工藝均為現(xiàn)有技術(shù)，為本領(lǐng)域技術(shù)人員所熟知，在此不予以贅述。本發(fā)明基于此做出如下的下述改進。
[0062]圖12展示了增強型P溝道功率MOS器件使閾值電壓增加的電路原理，其包含了如圖11所示常規(guī)P溝道增強型功率MOS芯片的有源區(qū)10，本實施例與實施例1所不同的是本實施例中的有源區(qū)10為增強型P溝道功率MOS芯片的有源區(qū)，其他均與實施例1相似，其阱區(qū)注入劑量處于IX 1013/cm2?5X 10 15/cm2之間，溝道區(qū)注入劑量處于IX 10 12/cm2?2X 1013/cm2之間，柵氧化層的厚度處于0.05 μπι?0.15 μπι之間。
[0063]圖12展示了增強型N溝道功率MOS器件使閾值電壓增加的電路原理，與圖11所示器件在芯片上進一步包括一二極管區(qū)20，所述二極管區(qū)20包括第一齊納二極管8、第二齊納二極管9 ;所示二極管區(qū)20的結(jié)構(gòu)與實施例1相同。
[0064]本實施例的其他結(jié)構(gòu)、要求，所能達到的功效，技術(shù)特點，其他相關(guān)技術(shù)參數(shù)的設定(如X、y的取值等)均與實施例1相同，在此不在贅述。
[0065]上述實施例1 一 4中所實現(xiàn)的功率MOS器件為增強型N溝道功率MOS器件，其閾值電壓可提高到5V~15V ;增強型P溝道功率MOS器件，其閾值電壓可提高到-5V~-15V ;耗盡型N溝道功率MOS器件，其閾值電壓可提高到-5V~-15V ;耗盡型P溝道功率MOS器件，其閾值電壓可提高到5V~15V。
[0066]正如前所述，基于上述實施例的原理圖，可以采用多種方式來進行實現(xiàn)，圖13給出了一種高閾值電壓功率MOS器件具體的連接與實現(xiàn)方式的簡要結(jié)構(gòu)示意。圖中，高閾值電壓功率MOS芯片包括相應的有源區(qū)10、二極管區(qū)20及打線區(qū)30。所述有源區(qū)10上包括漏極5、多晶硅柵3、源極1，所述二極管區(qū)20包括有在多晶硅上形成P區(qū)、N區(qū)交錯排列構(gòu)成的連續(xù)PN結(jié)，所述PN結(jié)分別構(gòu)成相應的第一齊納二極管8，第二齊納二極管9。所述二極管區(qū)20 —端端部的區(qū)(即相當于電極)直接電連接多晶硅柵打線區(qū)33 (對應部分形成串聯(lián)接入的第一齊納二極管8)，另一端端部的區(qū)(即相當于電極)和源極I直接電連接源極打線區(qū)31(對應部分形成并聯(lián)接入的第二齊納二極管9)。所述芯片封裝體40封裝，同時所述源極打線區(qū)31，多晶硅柵打線區(qū)33上分別打線形成器件源極S、器件柵極G，所述漏極5本身就是金屬層，其上直接電連接構(gòu)成器件漏極D，形成高閾值電壓功率MOS器件。本實施例中，所述的第一齊納二極管8事實上時串聯(lián)接入到多晶硅柵打線區(qū)33和多晶硅柵3之間，而第二齊納二極管9兩端分別直接連接多晶硅柵3和源極打線區(qū)31，實現(xiàn)與多晶硅柵3與源極S并聯(lián)。
[0067]以上對本發(fā)明實施例進行了詳細介紹，本申請文件中應用了具體個例對本發(fā)明的原理及實施方式進行了闡述，以上實施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在【具體實施方式】及應用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應理解為對本發(fā)明的限制。
【主權(quán)項】
1.高閾值電壓功率MOS芯片，包括由一個以上元胞構(gòu)成的功率MOS芯片有源區(qū)、打線區(qū)，所述有源區(qū)包括源極、多晶硅柵、漏極，以及一打線區(qū)，所述打線區(qū)包括分別用于源極、多晶硅柵進行打線的源極打線區(qū)、多晶硅柵打線區(qū)；其特征在于，進一步包括二極管區(qū)，所述二極管區(qū)包括第一齊納二極管、第二齊納二極管；第二齊納二極管并聯(lián)在多晶硅柵與源極之間，第一齊納二極管與多晶硅柵串聯(lián)，并連接到所述第二齊納二極管與多晶硅柵連接點之外。2.如權(quán)利要求1所述的芯片，其特征在于，所述第一齊納二極管至少為I個，所述多個第一齊納二極管逐次正反向相接串聯(lián)接入；所述第二齊納二極管為多個，所述多個第二齊納二極管逐次正反向相接串聯(lián)接入。3.如權(quán)利要求2所述的芯片，其特征在于，所述第一齊納二極管的個數(shù)為y:1 ^ y ^ 10 ;第二齊納二極管的個數(shù)為X:2 < X < 10。4.如權(quán)利要求3所述的芯片，其特征在于，所述x〈y。5.如權(quán)利要求1所述的芯片，其特征在于，所述第一齊納二極管與第二齊納二極管串聯(lián)后整體的擊穿電壓應高于器件柵極的工作電壓，并低于有源區(qū)柵氧化層所能承受的最大電壓。6.如權(quán)利要求3所述的芯片，其特征在于，在所述二極管區(qū)通過間隔方式交錯形成多個連續(xù)的齊納二極管的P區(qū)、N區(qū)，構(gòu)成依次正反向串聯(lián)的多個齊納二極管；將所述串聯(lián)的齊納二極管中部的一個區(qū)與有源區(qū)的多晶硅柵直接電連接，將所述串聯(lián)的齊納二極管一端端部的區(qū)直接電連接到多晶硅柵打線區(qū)，直接電連接多晶硅柵的區(qū)與直接電連接到多晶硅柵打線區(qū)的區(qū)之間的齊納二極管構(gòu)成第一齊納二極管；將所述串聯(lián)的齊納二極管的另一端端部的區(qū)直接電連接到源極打線區(qū)，直接電連接多晶硅柵的區(qū)與直接電連接到源極打線區(qū)的區(qū)之間的齊納二極管構(gòu)成第二齊納二極管。7.高閾值電壓功率MOS部件，包括功率MOS芯片、封裝體、器件柵極、器件漏極、器件源極；其特征在于，所述功率MOS芯片為權(quán)利要求1 一 6任一項所述的高閾值電壓功率MOS芯片，所述封裝體對所述芯片進行封裝，所述器件柵極電連接到第二齊納二極管遠離多晶硅柵的端部的電極，器件源極同時電連接到所述源極和第一齊納二極管遠離多晶硅柵的端部電極，所述器件漏極與漏極直接電連接。8.如權(quán)利要求7所述的器件，其特征在于，所述漏極直接與漏極打線區(qū)電連接，所述源極和第一齊納二極管遠離有源區(qū)的端部電極與源極打線區(qū)電連接，所述第二齊納二極管端部電極直接與多晶硅柵打線區(qū)電連接。9.提高功率MOS器件閾值電壓的方法，其特征在于，通過在器件有源區(qū)多晶硅柵與源極之間并聯(lián)X個齊納二極管，與多晶硅柵串聯(lián)I個齊納二極管，通過所述接入的齊納二極管共同起到了分壓的作用，使實際作用于器件有源區(qū)多晶硅柵的電壓只是整個器件柵極電壓的一部分，從而在不改變有源區(qū)閾值電壓和性能指標的情況下，提升器件整體的閾值電壓；所述 x>l, y>lo10.如權(quán)利要求9所述的方法，其特征在于，I彡y彡10，2彡X彡10，x〈y;當x取偶數(shù)時，所述器件的閾值電壓提升至有源區(qū)閾值電壓的(x+y)/x倍；當X取奇數(shù)時，所述器件的閾值電壓提升至有源區(qū)閾值電壓的(x+y)/(x-l)倍；所述齊納二極管整體作為串聯(lián)狀態(tài)的擊穿電壓應高于器件柵極的工作電壓，并低于有源區(qū)柵氧化層所能承受的最大電壓。
【專利摘要】本發(fā)明提供了高閾值電壓功率MOS芯片、器件及提高閾值電壓的方法。所述芯片包括由一個以上元胞構(gòu)成的功率MOS芯片有源區(qū)、打線區(qū)，所述有源區(qū)包括源極、多晶硅柵、漏極，所述打線區(qū)包括分別用于源極、多晶硅柵進行打線的源極打線區(qū)、多晶硅柵打線區(qū)；其特征在于，進一步包括二極管區(qū)，所述二極管區(qū)包括第一齊納二極管、第二齊納二極管；第二齊納二極管并聯(lián)在多晶硅柵與源極之間，第一齊納二極管與多晶硅柵串聯(lián)。以及公開了基于所述芯片所封裝形成的器件，以及提高功率MOS器件閾值電壓的方法。本發(fā)明通過器件芯片布局設計使器件閾值得到提升，而且這些齊納二極管可以使器件抗ESD能力得到大幅度提升。
【IPC分類】H01L27/02
【公開號】CN105185779
【申請?zhí)枴緾N201510551061
【發(fā)明人】張少鋒, 周仲建, 鐘川
【申請人】成都方舟微電子有限公司
【公開日】2015年12月23日
【申請日】2015年9月1日