隔離結(jié)構(gòu)中的氧離子能夠進(jìn)入柵介質(zhì)層內(nèi)，使得所述氧離子能夠充分填補(bǔ)缺陷。因此，所述高K金屬柵結(jié)構(gòu)的NMOS晶體管的正偏溫度不穩(wěn)定效應(yīng)和熱載流子注入效應(yīng)得到抑制，晶體管的可靠性被極大地提聞。
【附圖說明】
[0033]圖1是分別采用Si02、Hf02和HfS1作為柵介質(zhì)層的NMOS晶體管因正偏壓溫度不穩(wěn)定性而造成閾值電壓偏移值的比較圖；
[0034]圖2至圖3、圖5至圖7是本發(fā)明實(shí)施例的晶體管的結(jié)構(gòu)示意圖；
[0035]圖4是圖2中，在區(qū)域C的邊長L2相同的情況下，邊長LI分別為0.05 μ m和0.1 μ m時(shí)，測得的晶體管飽和電流退化比例與時(shí)間的關(guān)系圖；
[0036]圖8至圖13是本發(fā)明實(shí)施例形成晶體管的過程的俯視結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0037]如【背景技術(shù)】所述，高K金屬柵結(jié)構(gòu)的NMOS晶體管受到正偏壓溫度不穩(wěn)定性的影響嚴(yán)重。
[0038]經(jīng)過研究發(fā)現(xiàn)，請參考圖1，圖1是分別采用Si02、HfO2和HfS1作為柵介質(zhì)層的NMOS晶體管因正偏壓溫度不穩(wěn)定性而造成閾值電壓偏移值的比較圖。由圖1可知，采用S12作為柵介質(zhì)層的材料不容易導(dǎo)致閾值電壓發(fā)生偏移，而采用HfO2和HfS1等高K介質(zhì)材料作為柵介質(zhì)層材料更容易導(dǎo)致閾值電壓發(fā)生偏移。因此，高K金屬柵結(jié)構(gòu)的NMOS晶體管更容易受到正偏壓溫度不穩(wěn)定性的影響。此外，由于高K介質(zhì)材料的柵介質(zhì)層中的缺陷影響，還容易引起熱載流子注入效應(yīng)，導(dǎo)致晶體管的可靠性下降，壽命減少。
[0039]為了提高高K金屬柵結(jié)構(gòu)的NMOS晶體管的可靠性，抑制正偏溫度不穩(wěn)定性的不良影響，一種方法是改進(jìn)高K金屬柵結(jié)構(gòu)的NMOS晶體管工藝制程，減少高K介質(zhì)材料的柵介質(zhì)層內(nèi)的缺陷，減少載流子陷阱，以抑制正偏溫度不穩(wěn)定效應(yīng)。然而，改進(jìn)工藝制程的過程復(fù)雜，而且容易導(dǎo)致制造成本提高。
[0040]為了解決上述問題，本發(fā)明提出一種晶體管的結(jié)構(gòu)。其中，柵極結(jié)構(gòu)至少一端延伸至所述隔離結(jié)構(gòu)表面，且所述隔離結(jié)構(gòu)與所述柵極結(jié)構(gòu)之間的接觸面積大于預(yù)設(shè)面積。由于所述隔離結(jié)構(gòu)的材料包括氧離子，而所述柵極結(jié)構(gòu)包括柵介質(zhì)層，所述柵介質(zhì)層的材料為高K介質(zhì)材料，所述隔離結(jié)構(gòu)中的氧離子能夠在向所述柵介質(zhì)層內(nèi)擴(kuò)散，填補(bǔ)柵介質(zhì)層內(nèi)的缺陷，從而抑制柵介質(zhì)層內(nèi)產(chǎn)生載流子陷阱。因此，所述高K金屬柵結(jié)構(gòu)的NMOS晶體管的正偏溫度不穩(wěn)定效應(yīng)和熱載流子注入(Hot Carrier Inject1n，簡稱HCI)效應(yīng)得到抑制，晶體管的可靠性被極大地提高。
[0041]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。
[0042]圖2至圖7是本發(fā)明實(shí)施例的晶體管的結(jié)構(gòu)示意圖。
[0043]請參考圖2和圖3，圖2是圖3的俯視圖，圖3是圖2沿AA’方向的剖面結(jié)構(gòu)示意圖，本實(shí)施例的晶體管包括:
[0044]襯底100，所述襯底100包括有源區(qū)101、以及位于所述有源區(qū)101周圍的隔離結(jié)構(gòu)102，所述隔離結(jié)構(gòu)102的材料包括氧離子；
[0045]至少位于襯底100有源區(qū)101表面的柵極結(jié)構(gòu)103，所述柵極結(jié)構(gòu)103包括柵介質(zhì)層130和位于柵介質(zhì)層130表面的柵極層131，所述柵介質(zhì)層130的材料為高K介質(zhì)材料，所述柵極結(jié)構(gòu)103至少一端延伸至所述隔離結(jié)構(gòu)102表面，所述隔離結(jié)構(gòu)102與所述柵極結(jié)構(gòu)103之間的接觸面積大于預(yù)設(shè)面積；
[0046]位于柵極結(jié)構(gòu)103兩側(cè)的襯底100內(nèi)有源區(qū)101內(nèi)的源漏區(qū)104。
[0047]以下將對上述晶體管結(jié)構(gòu)進(jìn)行詳細(xì)說明。
[0048]所述襯底100為硅襯底、硅鍺襯底、碳化硅襯底、絕緣體上硅(SOI)襯底、絕緣體上鍺(GOI)襯底、玻璃襯底或II1-V族化合物襯底(例如氮化硅或砷化鎵等)。本實(shí)施例中，所述襯底100為硅襯底。
[0049]所述襯底100內(nèi)至少具有一個(gè)有源區(qū)101，所述有源區(qū)101表面用于形成有源器件，所述有源區(qū)101的襯底100內(nèi)摻雜有P型離子或N型離子。在本實(shí)施例中，所述有源區(qū)101用于形成NMOS晶體管，所述有源區(qū)101內(nèi)具有P型離子，作為NMOS晶體管的P型阱區(qū)。
[0050]所述隔離結(jié)構(gòu)102位于襯底100內(nèi)，即淺溝槽隔離結(jié)構(gòu)(Shallow TrenchIsolat1n，簡稱STI)。所述隔離結(jié)構(gòu)102位于有源區(qū)101周圍，用于將有源區(qū)101與襯底100其他區(qū)域相互隔離，或者用于在相鄰有源區(qū)101之間進(jìn)行隔離。所述隔離結(jié)構(gòu)102的材料為絕緣材料，包括氧化硅或氮氧化硅。
[0051]位于有源區(qū)101表面的柵極結(jié)構(gòu)103用于構(gòu)成NMOS晶體管。本實(shí)施例中，所述柵極結(jié)構(gòu)103為高K金屬柵結(jié)構(gòu)，所述柵介質(zhì)層130的材料為高K介質(zhì)材料，所述柵極層131的材料為金屬；本實(shí)施例中，所述高K介質(zhì)材料包括Hf基介質(zhì)材料，所述Hf基介質(zhì)材料包括HfO2或HfS1 ;所述金屬包括銅、鎢、鋁、鈦、氮化鈦、鉭、氮化鉭中的一種或多種組合。
[0052]由于所述高K介質(zhì)材料本身的特性影響，所述高K介質(zhì)材料的柵介質(zhì)層130內(nèi)不可避免的具有大量的缺陷，且所述缺陷大部分為氧空位，所述缺陷會(huì)在柵介質(zhì)層131內(nèi)形成載流子陷阱，所述載流子陷阱能夠俘獲電子。在本實(shí)施例中，所述晶體管為NMOS晶體管，而NMOS晶體管的載流子為電子，所述柵介質(zhì)層130內(nèi)的載流子陷阱會(huì)俘獲襯底100內(nèi)或柵極層131內(nèi)的電子，使得晶體管發(fā)生快速充放電現(xiàn)象，導(dǎo)致晶體管發(fā)生正偏壓溫度不穩(wěn)定性退化現(xiàn)象、熱載流子注入退化現(xiàn)象，導(dǎo)致晶體管的可靠性下降。
[0053]為了避免所述正偏壓溫度不穩(wěn)定性退化和熱載流子注入退化現(xiàn)象的發(fā)生，本實(shí)施例中的柵極結(jié)構(gòu)103至少一端延伸至隔離結(jié)構(gòu)102表面，使得柵極結(jié)構(gòu)103中的柵介質(zhì)層130部分位于隔離結(jié)構(gòu)102表面，即所述柵介質(zhì)層130直接與隔離結(jié)構(gòu)102相接觸。由于所述隔離結(jié)構(gòu)102的材料中具有氧離子，而在晶體管的制造過程中，需要經(jīng)過若干次熱處理過程，則所述隔離結(jié)構(gòu)102中的氧離子能夠受到熱驅(qū)動(dòng)而擴(kuò)散入所述柵介質(zhì)層130中，所述氧離子能夠填補(bǔ)到柵介質(zhì)層130內(nèi)，從而將載流子陷阱自柵介質(zhì)層130內(nèi)拉除，以消除載流子陷阱引起的不良影響。
[0054]而且，所述隔離結(jié)構(gòu)102與柵極結(jié)構(gòu)103之間的接觸面積大于預(yù)設(shè)面積，其中，所述預(yù)設(shè)面積能夠?yàn)槌Ｒ?guī)晶體管柵極結(jié)構(gòu)與隔離結(jié)構(gòu)102之間的接觸面積，而所述常規(guī)晶體管柵極結(jié)構(gòu)與隔離結(jié)構(gòu)102之間相接觸，是為了給光刻或刻蝕等工藝的誤差提供冗余量，因此常規(guī)柵極結(jié)構(gòu)與隔離結(jié)構(gòu)102之間的接觸面積較小，所述預(yù)設(shè)面積小于0.01 μ m2。
[0055]本實(shí)施例中，所述接觸面積為0.01 μ HI2?100 μ m2,由于所述隔離結(jié)構(gòu)102與柵極結(jié)構(gòu)103之間的接觸面積大于預(yù)設(shè)面積，即所述柵介質(zhì)層130與隔離結(jié)構(gòu)102之間的接觸面積較大，當(dāng)隔離結(jié)構(gòu)102內(nèi)的氧離子受到熱驅(qū)動(dòng)之后，即使制造工藝中的熱預(yù)算有限、熱處理時(shí)間和溫度有限，也能夠使足夠多的氧離子自隔離結(jié)構(gòu)102內(nèi)擴(kuò)散到柵介質(zhì)層130內(nèi)，以所述氧離子填補(bǔ)柵介質(zhì)層130內(nèi)的氧空位和其它缺陷，能夠避免因接觸面積過小，而無法使足量的氧離子進(jìn)入柵介質(zhì)層130內(nèi)，而導(dǎo)致無法消除所有缺陷的問題。通過氧離子填補(bǔ)柵介質(zhì)層130內(nèi)的缺陷，能夠消除柵介質(zhì)層130內(nèi)的載流子陷阱，提高NMOS晶體管的可靠性。由于所述隔離結(jié)構(gòu)102與柵極結(jié)構(gòu)103之間的接觸面積大于預(yù)設(shè)面積，因此所述隔離結(jié)構(gòu)102的面積也需要相應(yīng)增大，容易引起晶體管的器件區(qū)域面積增大，會(huì)影響器件密度。因此，為了降低所述晶體管對器件密度的影響，本實(shí)施例的晶體管結(jié)構(gòu)適用于為對器件區(qū)域面積大小的要求較低，而對器件可靠性要求較高的晶體管，例如OD晶體管(OverdriveTransistor)，所述OD晶體管位于芯片電路的輸入輸出區(qū)域，對器件密度的要求較低，而所述OD晶體管需要控制芯片電路的開關(guān)，對于可靠性要求較高。
[0056]在本實(shí)施例中，位于隔離結(jié)構(gòu)102表面的柵極結(jié)構(gòu)103具有區(qū)域C，所述區(qū)域C的圖形呈矩形，且所述區(qū)域C的邊長LI為0.014!11?1(^111，所述區(qū)域(:的邊長1^為0.ο?μπι?10 μ m,則所述隔離結(jié)構(gòu)102與柵極結(jié)構(gòu)103之間的接觸面積能夠大于預(yù)設(shè)尺寸，從而保證了柵介質(zhì)層130與隔離結(jié)構(gòu)102能夠充分接觸，以滿足足夠的氧離子進(jìn)入柵介質(zhì)層130內(nèi)的要求。
[0057]在本實(shí)施例中，有源區(qū)101表面的柵極結(jié)構(gòu)103投影于襯底100表面的圖形為條形。在其他實(shí)施例中，有源區(qū)101表面的柵極結(jié)構(gòu)103的圖形還能夠根據(jù)具體的芯片電路的需要而定。
[0058]本實(shí)施例中，位于柵極結(jié)構(gòu)103兩側(cè)有源區(qū)內(nèi)的源漏區(qū)104分別作為NMOS晶體管的源極和漏極，所述源漏區(qū)104內(nèi)摻雜有N型離子，所述N型離子包括P離子、As離子或Sb離子。
[0059]所述源漏區(qū)104表面還具有導(dǎo)電插塞105a,所述柵極結(jié)構(gòu)103頂部表面還具有導(dǎo)電插塞105b,所述導(dǎo)電插塞105a用于向源漏區(qū)104施