多種金屬柵的集成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于超大規(guī)模集成電路制造技術(shù)領(lǐng)域，涉及一種通過逐次剝離實現(xiàn)多種金屬柵集成的方法。
【背景技術(shù)】
[0002]隨著半導體器件特征尺寸縮小，為更有效地抑制短溝效應、提高驅(qū)動能力，器件的柵介質(zhì)等效電學厚度(Equivalent Electrical Thickness，EOT)不斷降低；但是，常規(guī)介質(zhì)(如Si02、S1N等)主要是通過減小介質(zhì)的物理厚度來減小Ε0Τ，因此引起柵泄漏電流的增大。為了抑制柵泄漏電流，同時提高驅(qū)動能力(即在不明顯減小介質(zhì)物理厚度的情況下，減小介質(zhì)的EOT)，需要采用高介電常數(shù)介質(zhì)(High-k dielectric，HK介質(zhì))。由于HK介質(zhì)的界面特性和熱穩(wěn)定性均不及傳統(tǒng)Si02，不能與多晶硅柵有效兼容，因而需要使用金屬柵(Metal Gate, MG)。正是因為HK-MG的引入，促使工業(yè)界開發(fā)后柵(Gate-Last)工藝以降低對HK介質(zhì)和金屬柵的熱損傷；另一方面，全耗盡器件(如FinFET、FD-SO1、NanoWire等)的閾值調(diào)整依賴于多種金屬功函數(shù)。因此，基于后柵工藝實現(xiàn)多種金屬柵的集成成為一門富有挑戰(zhàn)性的課題。
[0003]目前，見諸報道的多種金屬柵的集成方案有如下幾種:
[0004]傳統(tǒng)的是逐次“淀積一一刻蝕”的集成方法。該方法依賴于多次刻蝕工藝，易造成刻蝕損傷(尤其對于表面形貌復雜的非平面器件，如FinFET等)，且均勻性和可控性較差。
[0005]Takashi Matsukawa 等[Takashi Matsukawa et al.，EDL, 2008，29 (6): 618 ?620]報道了一種“淀積一一退火合金”的集成方法。該方法中的多層金屬合金退火過程增加了額外的熱預算，降低了器件可靠性；此外，合金的均勻性與可控性也較差。
[0006]因此，業(yè)界急需一種均勻性和可控性都好的多種金屬柵的集成方法。

【發(fā)明內(nèi)容】

[0007]針對以上問題，本發(fā)明提供一種基于后柵工藝的“逐次剝離”實現(xiàn)多種金屬柵的集成方法，以改善現(xiàn)有的公知技術(shù)。
[0008]本發(fā)明實現(xiàn)多種金屬柵的集成方法的具體技術(shù)方案如圖1所示，包括如下步驟:
[0009]I)與公開的后柵工藝類似，先制備源漏摻雜和假柵等前道工藝；
[0010]2)假柵去除后，淀積HK介質(zhì)，再淀積一層薄金屬作為緩沖層；
[0011]3)光刻露出器件I (此處將共同使用金屬柵I的一類器件定義為器件1)，不局限于一個器件，不局限于一種尺寸(可以是小尺寸器件，如高性能的邏輯器件；也可是大尺寸器件，如I/O器件)，不局限于一種類型(可以是NFET，也可是PFET);依次類推，定義器件2、器件3、器件η;
[0012]淀積金屬1，通過機械剝離實現(xiàn)金屬柵只在一種器件I的區(qū)間內(nèi)存在；
[0013]4)光刻露出器件2;
[0014]淀積金屬2，通過機械剝離實現(xiàn)金屬柵2只在另一種器件2的區(qū)間內(nèi)存在；
[0015]5)依次類推，可以擴展到η種器件情形；
[0016]6)清洗后填充金屬Μ，作為η種器件金屬柵的導電層；
[0017]7)通過對金屬M進行化學機械拋光(CMP)，實現(xiàn)多種器件之間的導電層分離，達到器件隔離的效果。
[0018]進一步地，本方法適用于各種半導體襯底，包括體硅襯底，SOI襯底，體鍺襯底，GOI襯底，化合物襯底等；
[0019]進一步地，本方法適用于需使用金屬柵的各種類型的半導體器件，包括傳統(tǒng)平面器件，F(xiàn)inFET器件，F(xiàn)DSOI器件，納米線器件等；
[0020]進一步地，作為緩沖層的金屬需要具有與HK介質(zhì)間良好的界面特性、良好的熱穩(wěn)定性和化學穩(wěn)定性，如TaN、TiN等，淀積方法優(yōu)選保形性好的原子層淀積(ALD);
[0021]進一步地，作為調(diào)節(jié)功函數(shù)的金屬柵，金屬柵I?金屬柵η需具備不同大小的功函數(shù)，其中較小功函數(shù)的的η型金屬可選擇Al、T1、AlTiN等；中等大小功函數(shù)的中禁帶金屬可選擇TiN、TaN等；較大功函數(shù)的的P型金屬柵可選擇Pt、Ru、W、富氮的TiN等；
[0022]進一步地，金屬I?金屬η的淀積方式可以是物理氣相淀積(PVD)，也可為化學氣相淀積(CVD)。為更好地適應剝離工藝，優(yōu)選非保形的PVD方式，如電子束蒸發(fā)等；
[0023]進一步地，作為導電層的填充金屬Μ，需要具備低的電阻率，可選擇W、Cu等。
[0024]本發(fā)明的優(yōu)點和積極效果如下:
[0025]I)相比傳統(tǒng)的逐次“淀積一一刻蝕”方法，本方法大幅減少了刻蝕的次數(shù)，降低了刻蝕損傷，提高了工藝的均勻性和可控性；
[0026]2)剝離工藝能實現(xiàn)不易刻蝕的材料(如Pt、W等)的圖形化，降低了工藝難度，擴大了材料的選擇范圍；
[0027]3)相比Takashi Matsukawa等的“淀積--退火合金”方法，本方法無附加熱預算，提高了工藝的均勻性和可控性。
【附圖說明】
[0028]圖1是本發(fā)明提出的逐次剝離法實現(xiàn)多種金屬柵集成的工藝流程示意圖。
[0029]圖2-10為各關(guān)節(jié)工藝的剖面圖。
[0030]其中:
[0031]圖2按標準平面器件流程行進至源漏雜質(zhì)激活；
[0032]圖3淀積隔離層，CMP露出假柵頂部；
[0033]圖4依次淀積HK柵介質(zhì)和緩沖金屬層；
[0034]圖5光刻器件I的柵圖形，非保形淀積金屬I ;
[0035]圖6剝離實現(xiàn)金屬I的圖形化，即實現(xiàn)金屬I只在器件I的區(qū)間內(nèi)存在；
[0036]圖7相同方法實現(xiàn)金屬2、金屬3的圖形化；
[0037]圖8清洗后，填充導電金屬M ；
[0038]圖9通過對金屬M進行化學機械拋光(CMP)，實現(xiàn)器件之間的導電層分離，達到器件隔離的效果；
[0039]圖10為圖2-圖9的圖例說明。
【具體實施方式】
[0040]下面結(jié)合附圖和具體實例對本發(fā)明進行詳細說明。
[0041]實施例1:
[0042]根據(jù)下列步驟可以實現(xiàn)具有3種閾值(Vtl、Vt2、Vt3 ;其具體值根據(jù)不同技術(shù)代的要求及不同類型器件(如高性能邏輯器件、低功耗邏輯器件、I/O器件等)的性能進行設(shè)定的體硅平面器件:
[0043]I)在(100)體硅襯底上按標準體硅平面工藝加工，直至源/漏雜質(zhì)激活，如圖2所示;
[0044]2) PECVD S12作為隔離層；
[0045]3) CMP S12直至露出假柵頂部；
[0046]4)各向同性刻蝕去除假柵，如圖3所示；
[0047]5) ALD 1.5nm Hf02 作絕緣柵介質(zhì)；
[0048]6) ALD 5nm TaN作緩沖層，如圖4所示；
[0049]7)光刻器件I (如具有閾值Vtl)的柵線條(柵線條處的光刻膠顯影時被去除)；
[0050]8)非保形淀積金屬I (如TaN) 1nm,如圖5所示；
[0051]9)通過剝離，實現(xiàn)金屬柵I的圖形化，如圖6所示；
[0052]10)按相同方法，依次實現(xiàn)金屬柵2 (用于形成具有閾值Vt2的器件2)(如Al)、金屬柵3(用于形成具有閾值Vt3的器件3)(如Pt)的圖形化，如圖7所示；
[0053]11)清洗后，PVD填充金屬M (如Cu)作為導電金屬，如圖8所示；
[0054]12)對金屬M進行化學機械拋光(CMP)，實現(xiàn)器件之間的導電層分離，達到器件隔離的效果，如圖9所示；
[0055]13)后續(xù)按標準體硅平面后端工藝完成器件集成。
[0056]實施例2:
[0057]在實施例1的基礎(chǔ)上，作如下調(diào)整，可以實現(xiàn)3種閾值的體硅FinFET器件:
[0058]I)實施例1步驟I中，在(100)體硅襯底按標準體硅FinFET工藝加工，直至源/漏雜質(zhì)激活；
[0059]2)實施例1步驟5中，HK介質(zhì)的種類和厚度可根據(jù)實際技術(shù)節(jié)點要求進行優(yōu)化調(diào)整；
[0060]3)實施例1步驟8、10中，金屬1、金屬2、金屬3的種類和厚度可根據(jù)實際技術(shù)節(jié)點要求進行優(yōu)化調(diào)整；
[0061]4)實施例1步驟11中，金屬M的種類和厚度可根據(jù)實際技術(shù)節(jié)點要求進行優(yōu)化調(diào)整；
[0062]5)實施例1步驟13中，后續(xù)按標準體硅FinFET后端工藝完成器件集成。
[0063]本發(fā)明實施例并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍內(nèi)。
【主權(quán)項】
1.一種多種金屬柵的集成方法，包括以下步驟: 1)在襯底上按標準體硅平面工藝加工，制備源/漏和假柵，直至源/漏雜質(zhì)激活； 2)去除假柵，淀積HK介質(zhì)，再淀積一層薄金屬作為緩沖層； 3)光刻露出一種器件，淀積金屬，通過機械剝離實現(xiàn)金屬柵只在該器件的區(qū)間內(nèi)； 4)重復步驟3)，擴展到η種器件，金屬柵I?金屬柵η具備不同大小的功函數(shù)； 5)清洗后填充金屬Μ，作為η種器件金屬柵的導電層； 6)通過對金屬M進行化學機械拋光，實現(xiàn)多種器件之間的導電層分離。2.如權(quán)利要求1所述的多種金屬柵的集成方法，其特征在于，所述襯底為體硅、SO1、體鍺、GOI或化合物襯底。3.如權(quán)利要求1所述的多種金屬柵的集成方法，其特征在于，所述器件為傳統(tǒng)平面器件、FinFET器件、FDSOI器件或納米線器件。4.如權(quán)利要求1所述的多種金屬柵的集成方法，其特征在于，較小功函數(shù)的金屬柵選擇Al、Ti或AlTiN ;中等大小功函數(shù)的金屬柵選擇TiN或TaN ;較大功函數(shù)的金屬柵選擇Pt、Ru、W或富氮的TiN。5.如權(quán)利要求1所述的多種金屬柵的集成方法，其特征在于，作為緩沖層的金屬采用TaN或TiN，淀積方法為原子層淀積。6.如權(quán)利要求1所述的多種金屬柵的集成方法，其特征在于，金屬柵的淀積方式是物理氣相淀積、化學氣相淀積或電子束蒸發(fā)。7.如權(quán)利要求1所述的多種金屬柵的集成方法，其特征在于，作為導電層的填充金屬M采用W或Cu。
【專利摘要】本發(fā)明公開了一種多種金屬柵的集成方法，屬于超大規(guī)模集成電路制造技術(shù)領(lǐng)域。該方法基于后柵工藝“逐次剝離”，采用剝離工藝實現(xiàn)多種金屬柵的集成方法，相比TakashiMatsukawa等的“淀積—退火合金”方法，本方法無附加熱預算，提高了工藝的均勻性和可控性；且降低了刻蝕損傷，降低了工藝難度，擴大了材料的選擇范圍。
【IPC分類】H01L21/8234
【公開號】CN105206575
【申請?zhí)枴緾N201510657573
【發(fā)明人】黎明, 楊遠程, 陳珙, 樊捷聞, 張昊, 黃如
【申請人】北京大學
【公開日】2015年12月30日
【申請日】2015年10月13日