一種FinFET及其制造方法、電子裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造工藝，具體而言涉及一種FinFET及其制造方法、電子裝置。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的不斷發(fā)展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實(shí)現(xiàn)的。目前，由于在追求高器件密度、高性能和低成本中半導(dǎo)體工業(yè)已經(jīng)進(jìn)步到納米技術(shù)工藝節(jié)點(diǎn)，半導(dǎo)體器件的制備受到各種物理極限的限制。
[0003]隨著CMOS器件尺寸的不斷縮小，來自制造和設(shè)計方面的挑戰(zhàn)促使了三維設(shè)計如鰭片場效應(yīng)晶體管(FinFET)的發(fā)展。相對于現(xiàn)有的平面晶體管，F(xiàn)inFET是用于22nm及以下工藝節(jié)點(diǎn)的先進(jìn)半導(dǎo)體器件，其可以有效控制器件按比例縮小所導(dǎo)致的難以克服的短溝道效應(yīng)，還可以有效提高在襯底上形成的晶體管陣列的密度，同時，F(xiàn)inFET中的柵極環(huán)繞鰭片設(shè)置，因此能從三個面來控制靜電效應(yīng)，在靜電控制方面的性能也更突出。
[0004]現(xiàn)有技術(shù)通常采用以下工藝步驟形成FinFET器件的鰭片:首先，在硅基體上形成掩埋氧化物層以制作絕緣體上硅(SOI)結(jié)構(gòu)；接著，在絕緣體上硅結(jié)構(gòu)上形成硅層，其構(gòu)成材料可以是單晶硅或者多晶硅；然后，圖形化硅層，并蝕刻所述經(jīng)圖形化的硅層，以形成鰭片。接下來，在鰭片的兩側(cè)及頂部形成包括自下而上層疊的柵極介電層和柵極材料層的柵極結(jié)構(gòu)，并在鰭片的兩端形成鍺硅應(yīng)力層。
[0005]如果后續(xù)實(shí)施高k介電層-金屬柵極工藝，則需要先去除柵極結(jié)構(gòu)，現(xiàn)有技術(shù)采用一次蝕刻工藝實(shí)施所述去除。對于具有22nm及以下工藝節(jié)點(diǎn)的FinFET而言，柵極結(jié)構(gòu)中的柵極介電層的厚度很薄，實(shí)施一次蝕刻工藝(包含依次實(shí)施的干法蝕刻和濕法蝕刻)對于柵極介電層的去除的控制精度很差，導(dǎo)致位于不同鰭片的兩側(cè)及頂部的柵極介電層的去除均一性較差，進(jìn)而造成鰭片表面的損耗。
[0006]因此，需要提出一種方法，以解決上述問題。

【發(fā)明內(nèi)容】

[0007]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種FinFET的制造方法，包括:提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有鰭片；在所述鰭片的兩側(cè)和頂部形成包括依次層疊的犧牲柵極介電層和犧牲柵極材料層的偽柵極結(jié)構(gòu)；沉積層間介電層，以覆蓋所述偽柵極結(jié)構(gòu)、所述鰭片和所述半導(dǎo)體襯底；研磨層間介電層，直至露出所述偽柵極結(jié)構(gòu)的頂部；去除所述偽柵極結(jié)構(gòu)中的犧牲柵極材料層；聯(lián)合實(shí)施干法蝕刻、表面處理和濕法蝕刻去除所述偽柵極結(jié)構(gòu)中的犧牲柵極介電層。
[0008]在一個示例中，所述干法蝕刻、表面處理和濕法蝕刻的聯(lián)合實(shí)施次序?yàn)?所述干法蝕刻一所述表面處理一所述干法蝕刻一所述表面處理一所述濕法蝕刻，所述干法蝕刻為SiCoNi蝕刻，所述表面處理的清洗液為溶解有臭氧的去離子水，所述濕法蝕刻的腐蝕液為氫氟酸。
[0009]在一個示例中，所述SiCoNi蝕刻的蝕刻氣體中含有少量氟。
[0010]在一個示例中，采用另一干法蝕刻去除所述犧牲柵極材料層。
[0011]在一個示例中，形成所述偽柵極結(jié)構(gòu)之后沉積所述層間介電層之前，還包括在所述偽柵極結(jié)構(gòu)兩側(cè)露出的所述鰭片上形成鍺硅應(yīng)力層的步驟。
[0012]在一個示例中，采用選擇性外延生長工藝形成所述鍺硅應(yīng)力層。
[0013]在一個示例中，去除所述犧牲柵極介電層之后，還包括下述步驟:形成高k介電層，以覆蓋所述鰭片；形成金屬柵極，覆蓋所述高k介電層和所述層間介電層；執(zhí)行化學(xué)機(jī)械研磨直至露出所述層間介電層的頂部。
[0014]在一個示例中，所述金屬柵極包括依次層疊的功函數(shù)設(shè)定金屬層、阻擋層和金屬柵極材料層。
[0015]在一個實(shí)施例中，本發(fā)明還提供一種采用上述方法制造的FinFET器件。
[0016]在一個實(shí)施例中，本發(fā)明還提供一種電子裝置，所述電子裝置包括所述FinFET器件。
[0017]根據(jù)本發(fā)明，可以有效增強(qiáng)對所述犧牲柵極介電層的去除的控制精度，避免所述鑛片表面的損耗。
【附圖說明】
[0018]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。
[0019]附圖中:
[0020]圖1A-圖1F為根據(jù)本發(fā)明示例性實(shí)施例一的方法依次實(shí)施的步驟所分別獲得的器件的俯視圖；
[0021]圖2A-圖2F為分別對應(yīng)于圖1A-圖1F的沿著柵極的走向得到的器件的示意性剖面圖；
[0022]圖3為根據(jù)本發(fā)明示例性實(shí)施例一的方法依次實(shí)施的步驟的流程圖。
【具體實(shí)施方式】
[0023]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0024]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便闡釋本發(fā)明提出的FinFET器件及其制造方法、電子裝置。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0025]應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0026][示例性實(shí)施例一]
[0027]參照圖1A-圖1F和圖2k_圖2F，其中示出了根據(jù)本發(fā)明示例性實(shí)施例一的方法依次實(shí)施的步驟所分別獲得的器件的俯視圖和對應(yīng)的沿著柵極的走向得到的器件的示意性剖面圖。
[0028]首先，如圖1A和圖2A所示，提供半導(dǎo)體襯底100，半導(dǎo)體襯底100的構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅等。作為示例，在本實(shí)施例中，半導(dǎo)體襯底100的構(gòu)成材料選用單晶硅。
[0029]接下來，在半導(dǎo)體襯底100上形成鰭片102。為了簡化，圖例中僅示出一個鰭片，本領(lǐng)域技術(shù)人員可以知曉的是，在半導(dǎo)體襯底100上需形成多個鰭片，所述鰭片的寬度全部相同，或者所述鰭片分為具有不同寬度的多個鰭片組。作為示例，在本實(shí)施例中，形成鰭片102的步驟如下:先在半導(dǎo)體襯底100上依次沉積掩埋氧化物層101和硅層，所述沉積可以為低壓化學(xué)氣相沉積(LPCVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、超高真空化學(xué)氣相沉積(UHVCVD)、快速熱化學(xué)氣相沉積(RTCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)和分子束外延(MBE)中的一種，掩埋氧化物層101的材料可以為硅氧化物，硅層的材料可以為單晶硅，其表面晶向?yàn)椤?10〉、〈100〉或其它晶向，用以構(gòu)成鰭片102的基體；再圖形化所述硅層以形成鰭片102，其步驟包括:在所述硅層上形成具有鰭片102的圖案的光刻膠層，以所述光刻膠層為掩膜，蝕刻所述硅層，以形成鰭片102，通過灰化工藝去除所述光刻膠層。
[0030]需要說明的是，也可以采用下述步驟形成鰭片102:在半導(dǎo)體襯底100上形成具有鰭片102的圖案的光刻膠層；以所述光刻膠層為掩膜，蝕刻半導(dǎo)體襯底100，以形成鰭片102，通過灰化工藝去除所述光刻膠層。如果采用后一種方式形成鰭片102，則在形成下述偽柵極結(jié)構(gòu)之前，需要增加在鰭片102之間的間隙形成隔離結(jié)構(gòu)的步驟。形成所述隔離結(jié)構(gòu)的工藝步驟為本領(lǐng)域技術(shù)人員所熟習(xí)，在此不再加以贅述。
[0031]接著，如圖1B和圖2B所示，在鰭片102的兩側(cè)和頂部形成包括依次層疊的犧牲柵極介電層104a和犧牲柵極材料層104b的偽柵極結(jié)構(gòu)。作為示例，在本實(shí)施例中，犧牲柵極介電層104a的材料為氧化硅，犧牲柵極材料層104b的材料為多晶硅。形成所述偽柵極結(jié)構(gòu)的方法為本領(lǐng)域所公知，在此不再加以贅述。
[0032]接下來，可選地，在所述偽柵極結(jié)構(gòu)兩側(cè)露出的鰭片102上形成鍺硅應(yīng)力層105。作為示例，在本實(shí)施例中，采用選擇性外延生長工藝形成鍺硅應(yīng)力層105，所述選擇性外延生長工藝可以采用低壓化學(xué)氣相沉積(LPCVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、超高真空化學(xué)氣相沉積(UHVCVD)、快速熱化學(xué)氣相沉積(RTCVD)和分子束外延(MBE)中的一種。
[0033]接著，如圖1C和圖2C所示，沉積層間介電層106，覆蓋所述偽柵極結(jié)構(gòu)、鍺硅應(yīng)力層105、鰭片102和掩埋氧化物層101。作為示例，在本實(shí)施例中，所述沉積為低壓化學(xué)氣相沉積(LPCVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、超高真空化學(xué)氣相沉積(UHVCVD)、快速熱化學(xué)氣相沉積(RTCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)和分子束外延(MBE)中的一種。然后，實(shí)施化學(xué)機(jī)械研磨直至露出所述偽柵極結(jié)