封裝系統(tǒng)的制作方法
【專利說明】封裝系統(tǒng)
[0001]本申請是申請?zhí)枮?01010581306.2、發(fā)明名稱為“封裝系統(tǒng)”、申請日為2010年12月06日的發(fā)明專利申請的分案申請。
技術(shù)領(lǐng)域
[0002]本發(fā)明涉及一種半導(dǎo)體封裝系統(tǒng)，且特別是涉及一種具有中介層(interposer)的封裝系統(tǒng)。
【背景技術(shù)】
[0003]自從集成電路(integrated circuit, 1C)發(fā)明以來，由于各種電子元件(例如:晶體管、二極管、電阻、電容等)的集成密度(integrat1n density)持續(xù)改善，致使半導(dǎo)體工業(yè)經(jīng)歷了快速的成長。集成密度(integrat1n density)的改善主要是來自于最小特征尺寸(minimum feature size)的遞減，因而能夠?qū)⒏嘣显谝恢付▍^(qū)域中。
[0004]這些集成密度(integrat1n density)的改善基本上是二維(2D)空間的改善，改善這些集成元件在半導(dǎo)體晶片表面上所占據(jù)的體積。雖然在光刻(lithography)工藝方面的技術(shù)改革已大幅改善二維(2D)集成電路(1C)結(jié)構(gòu)，然而在二維空間內(nèi)可達(dá)成的密度仍有其物理上的極限，而這些極限之一就是制作這些元件所需要的最小尺寸。此外，當(dāng)越多元件需設(shè)置于單一芯片時，則需要越復(fù)雜的芯片設(shè)計(jì)。
[0005]另外一項(xiàng)額外的限制在于，當(dāng)元件數(shù)目增加時，元件間的內(nèi)連線(interconnect1ns)數(shù)目與長度會顯著的增加。當(dāng)內(nèi)連線數(shù)目與長度增加時，電路RC延遲(RC delay)與功率消耗兩者皆會增加。
[0006]為了解決上述的限制，因此衍生出三維(3D)集成電路(ICs)。在一般3D 1C形成過程中，會形成兩個晶片，其中兩者皆包含一集成電路。接著將上述兩晶片接合在一起。之后形成深的導(dǎo)孔(deep vias)用以連接兩個晶片中的內(nèi)連線元件。
[0007]使用3D 1C技術(shù)，可以制作較高密度的元件，且甚至可接合六層晶片。如此一來，整體線長度可大幅地減少。導(dǎo)通孔(vias)的數(shù)目也可減少。因此，3D 1C技術(shù)有潛力成為下個世代的主流技術(shù)。
[0008]現(xiàn)有形成3D 1C的方法包括裸片對晶片接合(die-to-wafer bonding)，其中被分割的裸片接合至一共同的晶片上。裸片對晶片接合(die-to-wafer bonding)的優(yōu)點(diǎn)在于裸片的尺寸可小于位于晶片上的芯片尺寸。
[0009]近年來娃穿孔(through-silicon-vias，TSVs)(也稱為through-wafer vias)廣泛地使用于3D 1C上。現(xiàn)有一底部晶片接合至一頂部晶片。兩晶片各自包括集成電路形成于基材上。形成于底部晶片上的集成電路通過內(nèi)連線結(jié)構(gòu)連接至頂部晶片的集成電路。而晶片中的集成電路通過娃穿孔連接到外部的接合焊盤(external pads)上。進(jìn)行切割工藝可將堆疊的晶片切割成多個堆疊裸片結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0010]為克服現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種封裝系統(tǒng)，包括:一第一中介層(interposer)，其中該第一中介層包括:一第一內(nèi)連線結(jié)構(gòu)(interconnect structure)；一第一基板，設(shè)置于該第一內(nèi)連線結(jié)構(gòu)之上，其中該第一基板包括至少一第一硅穿孔(through silicon via, TSV)結(jié)構(gòu)形成于其中；以及一模封化合物材料(molding compoundmaterial)，設(shè)置于該第一內(nèi)連線結(jié)構(gòu)之上且圍繞該第一基板；以及一第一集成電路，設(shè)置于該第一中介層之上，其中該第一集成電路與該第一娃穿孔(through silicon via, TSV)結(jié)構(gòu)電性耦合。
[0011]本發(fā)明另提供一種封裝系統(tǒng)，包括:一第一中介層，其中該第一中介層包括:一第一內(nèi)連線結(jié)構(gòu)，其中該第一內(nèi)連線結(jié)構(gòu)具有一第一金屬線間距(first metallic linePitch);一第一基板，設(shè)置于該第一內(nèi)連線結(jié)構(gòu)之上，其中該第一基板包括至少一硅穿孔(through silicon via, TSV)結(jié)構(gòu)形成于其中；一模封化合物材料設(shè)置于該第一內(nèi)連線結(jié)構(gòu)之上且圍繞該第一基板；以及一第二內(nèi)連線結(jié)構(gòu)設(shè)置于該第一基板之上，其中該第二內(nèi)連線結(jié)構(gòu)具有小于該第一金屬線間距的一第二金屬線間距；以及一第一集成電路，設(shè)置于該第一中介層之上，其中該第一集成電路與該第一娃穿孔(through silicon via, TSV)結(jié)構(gòu)電性耦合。
[0012]本發(fā)明也提供一種封裝系統(tǒng)，其中該一第一中介層包括:一第一內(nèi)連線結(jié)構(gòu)；一第一基板，設(shè)置于該第一內(nèi)連線結(jié)構(gòu)之上，其中該第一基板包括至少一硅穿孔(throughsilicon via, TSV)結(jié)構(gòu)形成于其中，其中該第一基板具有一第一熱膨脹系數(shù)(CTE);—模封化合物材料設(shè)置于該第一內(nèi)連線結(jié)構(gòu)之上且圍繞該第一基板；以及一第二內(nèi)連線結(jié)構(gòu)設(shè)置于該第一基板之上；以及一第一集成電路，設(shè)置于該第一中介層之上，其中該第一集成電路與該第一娃穿孔(through silicon via, TSV)結(jié)構(gòu)電性親合，其中該第一集成電路包括一第二基板，其中該第二基板具有一第二熱膨脹系數(shù)，且該第二熱膨脹系數(shù)大體上等于該第一熱膨脹系數(shù)。
[0013]本發(fā)明還提供一種封裝系統(tǒng)，此封裝系統(tǒng)包括:一第一中介層，其中該第一中介層包括:一第一內(nèi)連線結(jié)構(gòu)；一第一基板，設(shè)置于該第一內(nèi)連線結(jié)構(gòu)之上，其中該第一基板包括至少一第一硅穿孔結(jié)構(gòu)形成于其中；以及一模封化合物材料，設(shè)置于該第一內(nèi)連線結(jié)構(gòu)之上且圍繞該第一基板；一第二中介層，設(shè)置于該第一中介層之上；以及一第一集成電路，設(shè)置于該第二中介層之上；其中該第二中介層包括多個第三內(nèi)連線結(jié)構(gòu)以及設(shè)置于所述多個第三內(nèi)連線結(jié)構(gòu)之間的一第三基板，其中該第三基板的熱膨脹系數(shù)等于該第一基板的熱膨脹系數(shù)，且其中該第一集成電路通過該第二中介層的所述多個第三內(nèi)連線結(jié)構(gòu)與該第一硅穿孔結(jié)構(gòu)電性耦合。
[0014]本發(fā)明可解決由有機(jī)基板與晶粒裸片基板之間熱膨脹系數(shù)不匹配所造成的問題。
[0015]為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下。
【附圖說明】
[0016]圖1為一剖面圖，用以說明本發(fā)明第一實(shí)施例的封裝系統(tǒng)。
[0017]圖2為一剖面圖，用以說明本發(fā)明第二實(shí)施例的封裝系統(tǒng)。
[0018]圖3為一剖面圖，用以說明本發(fā)明第三實(shí)施例的封裝系統(tǒng)。
[0019]圖4為一剖面圖，用以說明本發(fā)明第四實(shí)施例的封裝系統(tǒng)。
[0020]圖5為一剖面圖，用以說明本發(fā)明第五實(shí)施例的封裝系統(tǒng)。
[0021]圖6A-圖6E為一系列剖面圖，用以說明本發(fā)明一較佳實(shí)施例的形成多個中介層的方法。
[0022]圖7為一剖面圖，用以說明本發(fā)明一實(shí)施例的系統(tǒng)，其中此系統(tǒng)包括設(shè)置于基板之上的封裝系統(tǒng)。
[0023]【主要附圖標(biāo)記說明】
[0024]100、200、300、400、500 ?封裝系統(tǒng)
[0025]110、210、310、410、510、610 ?中介層
[0026]111、211、311、411、511、611 ?內(nèi)連線結(jié)構(gòu)
[0027]113、213、313、413、513、613 ?基板
[0028]115a、115b、215a、215b、315a、315b、415a、415b、515a、515b ?硅穿孔結(jié)構(gòu)(TSV)
[0029]117、217、317、417、517、617 ?模封化合物材料
[0030]117a?模封化合物材料117的表面
[0031]218?模封化合物層
[0032]119、219、319、419、519、619 ?內(nèi)連線結(jié)構(gòu)
[0033]120、130、220、230、320、330、420、430、520、530 ?集成電路(1C)
[0034]121、131、221、231、321、331、421、431、521、531 ?基板
[0035]125a、125b、225a、225b、325a、325b、425a、425b、525a、525b ?凸塊
[0036]135、235、335、435、535、635 ?凸塊
[0037]650?載板
[0038]655?粘著層
[0039]660?縫隙
[0040]700?系統(tǒng)[0041 ]701?基板
[0042]702?封裝系統(tǒng)
[0043]705?凸塊
[0044]D1?內(nèi)連線結(jié)構(gòu)111的尺寸
[0045]D2?內(nèi)連線結(jié)構(gòu)119的尺寸
【具體實(shí)施方式】
[0046]封裝系統(tǒng)具有一硅裸片(die)直接位于一有機(jī)基板上，其中有機(jī)基板設(shè)置于一母板(motherboard)上。此有機(jī)基板作為一媒介裝置(intermediate apparatus)，以使娃裸片的金屬間距成扇形散開(fan out)，以對應(yīng)到母板的金屬間距。已經(jīng)發(fā)現(xiàn)硅裸片與有機(jī)基板之間存在熱膨脹系數(shù)不匹配(coefficient of thermal expans1n (CTE) mismatch)的問題。在進(jìn)行組裝工藝及/或可靠度測試(reliability test)的期間，熱膨脹系數(shù)的不匹配會造成娃裸片的金屬層間介電層(intermetal dielectric layer, IMD)脫層(delaminat1n)及/或凸塊電性連接失敗。
[0047]為解決上述的問題，在娃裸片與有機(jī)基板之間設(shè)置一娃中介層(siliconinterposer)，以作為另一過渡裝置(transit1n apparatus)。然而，使用娃中介層(silicon interposer)會增加封裝工藝的成本，且封裝系統(tǒng)的高度也會因此增加。
[0048]基于上述理由，需要提出一種適合集成電路的封裝系統(tǒng)。
[0049]雖然本發(fā)明提供許多實(shí)施例用以公開本發(fā)明的應(yīng)用，然而以下實(shí)施例的元件和設(shè)計(jì)是為了簡化本發(fā)明，并非用以限定本發(fā)明。此外，本發(fā)明在各個實(shí)施例中可能使用重復(fù)的參考符號及/或用字。這些重復(fù)符號或用字是為了簡化與清晰的目的，并非用以限定各個實(shí)施例及/或所述結(jié)構(gòu)之間的關(guān)系。再者，說明書