三維半導體存儲裝置及其制造方法
【專利說明】三維半導體存儲裝置及其制造方法
[0001]本專利申請要求于2014年6月23日在韓國知識產權局提交的第10-2014-0076514號韓國專利申請的優(yōu)先權，該申請的全部內容通過引用包含于此。
技術領域
[0002]發(fā)明構思的示例實施例涉及一種三維半導體存儲裝置和一種制造該三維半導體存儲裝置的方法，具體地，涉及一種具有改善的可靠性和提高的集成密度的三維半導體存儲裝置和一種制造該三維半導體存儲裝置的方法。
【背景技術】
[0003]在半導體裝置中，提高集成度是實現(xiàn)高性能低成本裝置的重要因素。當前，在二維存儲半導體裝置或平面存儲半導體裝置中，由于集成度主要由單位存儲單元所占據(jù)的面積來決定，因此集成度很大程度上受形成精細圖案的技術的影響。然而，由于通常需要超高價位的設備來形成精細圖案，因此提高二維存儲半導體裝置的集成度仍然在經(jīng)濟上受到限制。
[0004]為了克服該限制，已經(jīng)提出了三維存儲裝置(包括三維地布置的存儲單元)。

【發(fā)明內容】

[0005]發(fā)明構思的示例實施例提供了一種具有改善的可靠性和/或提高的集成密度的三維半導體存儲裝置。
[0006]發(fā)明構思的其他示例實施例提供了一種制造具有改善的可靠性和/或提高的集成密度的三維半導體存儲裝置的方法。
[0007]根據(jù)發(fā)明構思的示例實施例，一種三維半導體存儲裝置可以包括:基底；外圍電路結構，位于基底上；水平有源層，位于外圍電路結構上，水平有源層包括順序地堆疊在基底上的第一有源半導體層、第二有源半導體層和第三有源半導體層；多個堆疊件，平行于第一方向設置在水平有源層上；豎直結構，貫穿堆疊件。這里，第一有源半導體層可以摻雜有P型雜質以具有第一濃度，第三有源半導體層可以摻雜有P型雜質以具有比第一濃度低的第二濃度，或者可以處于未摻雜的狀態(tài)。第二有源半導體層可以包括雜質擴散抑制材料。此外，每個堆疊件可以包括豎直地堆疊在水平有源層上的多個電極。
[0008]根據(jù)發(fā)明構思的示例實施例，一種三維半導體存儲裝置可以包括:基底；外圍電路器件，位于基底上；下模制絕緣層，覆蓋外圍電路器件；水平有源層，設置在下模制絕緣層上；以及單元陣列結構，位于水平有源層上。單元陣列結構可以包括彼此平行的多個堆疊件、貫穿堆疊件的豎直結構以及設置在堆疊件中的堆疊件之間并且平行于堆疊件延伸的第二導電類型的共源極區(qū)。這里，水平有源層可以包括順序地堆疊在下模制絕緣層上的第一有源半導體層、雜質擴散阻擋層和第二有源半導體層。第一有源半導體層可以摻雜有雜質以具有第一導電類型和第一濃度，第二有源半導體層可以摻雜有雜質以具有第一導電類型和比第一濃度低的第二濃度，或者可以處于未摻雜的狀態(tài)，雜質擴散阻擋層可以包含防止在第一有源半導體層中摻雜的雜質擴散到第二有源半導體層中的材料。
[0009]根據(jù)發(fā)明構思的示例實施例，一種三維半導體存儲裝置可以包括:基底；外圍電路結構，位于基底上；以及水平有源層，位于外圍電路結構上并電連接到外圍電路結構，水平有源層包括碳。
[0010]根據(jù)發(fā)明構思的示例實施例，一種制造三維半導體存儲裝置的方法可以包括:在基底上形成外圍電路器件和外圍互連結構；形成下模制絕緣層以覆蓋外圍電路器件和外圍互連結構；形成水平有源層，水平有源層包括順序地堆疊在下模制絕緣層上的第一有源半導體層、第二有源半導體層和第三有源半導體層；在水平有源層上形成單元陣列結構。可以利用雜質對第一有源半導體層摻雜以具有第一導電類型和第一濃度，第二有源半導體層可以包括抑制第一有源半導體層中的雜質擴散到第三有源半導體層中的雜質擴散抑制材料，可以利用雜質對第三有源半導體層摻雜以具有第一導電類型和不同于第一濃度的第二濃度，或者第三有源半導體層可以處于未摻雜的狀態(tài)。
[0011]根據(jù)發(fā)明構思的示例實施例，一種制造三維半導體存儲裝置的方法可以包括:在基底上形成外圍電路結構；在外圍電路結構上形成水平有源層，水平有源層具有包含碳的層；形成包括連接到水平有源層的第一接觸件的互連結構。
[0012]根據(jù)發(fā)明構思的示例實施例，一種三維半導體存儲裝置可以包括:基底；外圍電路結構，位于基底上；水平有源層，位于外圍電路結構上并且電連接到外圍電路結構。水平有源層可以包括:第一有源半導體層，位于外圍電路結構上并且包括P型摻雜劑；第二有源半導體層，位于第一有源半導體層上；以及第三有源半導體層，位于第二有源半導體層上。在垂直于基底的方向上，第三有源半導體層可具有大于第一有源半導體層的厚度的厚度。
【附圖說明】
[0013]通過下面結合附圖的簡要說明將更清楚地理解示例實施例。如這里所描述的，附圖給出非限制性的示例實施例。
[0014]圖1是示出根據(jù)發(fā)明構思的示例實施例的三維半導體存儲裝置的示意性平面圖。
[0015]圖2是為了示出根據(jù)發(fā)明構思的示例實施例的三維半導體存儲裝置而沿圖1的線Ι-Γ截取的剖視圖。
[0016]圖3A和圖3B是圖2的部分A的放大剖視圖，并示出了根據(jù)發(fā)明構思的示例實施例的三維半導體存儲裝置的豎直結構的一些示例。
[0017]圖4A至圖4C是圖2的部分B的放大剖視圖，并示出了根據(jù)發(fā)明構思的示例實施例的三維半導體存儲裝置的提取區(qū)(pick-up reigon)的一些示例。
[0018]圖5至圖7是為了示出根據(jù)發(fā)明構思的其他示例實施例的三維半導體存儲裝置而沿圖1的線Ι-Γ截取的剖視圖。
[0019]圖8和圖9分別是圖7的部分C和部分D的放大視圖。
[0020]圖10、圖11A、圖12、圖13、圖14A以及圖15至圖19是為了示例性地示出用于制造圖2的三維半導體存儲裝置的制造工藝的一些中間步驟而沿圖1的線Ι-Γ截取的剖視圖。
[0021]圖11B是圖11A的部分E的放大視圖。
[0022]圖14B和圖14C是為了示出根據(jù)發(fā)明構思的示例實施例的三維半導體存儲裝置的豎直結構的一些示例的圖14A的部分A’的放大視圖。
[0023]圖20至圖23是為了示例性地示出用于制造圖5的三維半導體存儲裝置的制造工藝的一些中間步驟而沿圖1的線Ι-Γ截取的剖視圖。
[0024]圖24是為了示例性地示出用于制造圖6的三維半導體存儲裝置的制造工藝的一些中間步驟而沿圖1的線Ι-Γ截取的剖視圖。
[0025]圖25A、圖26A、圖27和圖28是為了示例性地示出用于制造圖7的三維半導體存儲裝置的制造工藝的一些中間步驟而沿圖1的線1-1’截取的剖視圖。
[0026]圖25B和圖26B是分別示出圖25A的部分F和圖26A的部分G的放大視圖。
[0027]圖29是示出包括根據(jù)發(fā)明構思的示例實施例的三維半導體存儲裝置的存儲系統(tǒng)的示例的示意性框圖。
[0028]圖30是示出包括根據(jù)發(fā)明構思的示例實施例的三維半導體存儲裝置的電子系統(tǒng)的示例的示意性框圖。
[0029]應該注意的是，這些附圖意圖示出在某些示例實施例中利用的方法、結構和/或材料的一般特性并對下面提供的書面描述進行補充。然而，這些附圖不是按比例繪制的并且可以不精確地反映給出的任何實施例的精確結構或性能特性，并且不應被解釋為限定或限制示例實施例所包含的性質或值的范圍。例如，為了清楚起見，可以減少或夸大分子、層、區(qū)域和/或結構元件的相對厚度和位置。在各個附圖中相似或相同附圖標記的使用意圖表明存在相似或相同的元件或特征。
【具體實施方式】
[0030]現(xiàn)在將參照附圖更加充分地描述發(fā)明構思的示例實施例，在附圖中示出了示例實施例。然而，發(fā)明構思的示例實施例可以以許多不同的形式來實施并且不應被解釋為限制于這里闡述的實施例；相反，提供這些實施例使得本公開將是徹底的和完整的，并且這些實施例將向本領域普通技術人員充分地傳達示例實施例的構思。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度。在附圖中同樣的附圖標記表示同樣的元件，因此將省略對它們的描述。
[0031]將理解的是，當元件被稱為“連接”或“結合”到另一元件時，該元件可以直接連接或結合到所述另一元件，或者可以存在中間元件。相反，當元件被稱為“直接連接”或“直接結合”到另一元件時，不存在中間元件。同樣的標記始終指示同樣的元件。如這里使用的，術語“和/或”包括一個或更多個相關所列項的任意和所有組合。用于描述元件或層之間的關系的其他詞語應以相似的方式來解釋(例如，“在……之間”與“直接在……之間”、“鄰近”與“直接鄰近”、“在……上”與“直接在……上”)。
[0032]將理解的是，盡管這里可以使用術語“第一”、“第二”等來描述各種元件、組件、區(qū)域、層和/或部分，但是這些元件、組件、區(qū)域、層和/或部分不應受這些術語限制。這些術語僅用于將一個元件、組件、區(qū)域、層或部分與另一元件、組件、區(qū)域、層或部分區(qū)分開。因此，在不脫離示例實施例的教導情況下，可以將下面討論的第一元件、組件、區(qū)域、層或部分命名為第二元件、組件、區(qū)域、層或部分。
[0033]為了易于描述，這里可以使用諸如“在……之下”、“在……下方”、“下面的”、“在……上方”、“上面的”等空間相對術語來描述如附圖中示出的一個元件或特征與其他元件或特征的關系。將理解的是，除了附圖中描繪的方位以外，空間相對術語意圖包括裝置在使用或操作中的不同方位。例如，如果附圖中的裝置翻轉，則被描述為“在”其他元件或特征“下方”或“之下”的元件隨后將被定位為“在”所述其他元件或特征“上方”。因此，示例性術語“在……下方”可以包括在……上方和在……下方兩種方位。裝置可以被另外定位(旋轉90度或在其他范圍)并相應地解釋這里使用的空間相對描述語。
[0034]這里使用的術語僅出于描述具體實施例的目的，而不意圖限制示例實施例。如這里所使用的，除非上下文另外清楚地表明，否則單數(shù)形式也意圖包括復數(shù)形式。還將理解的是，如果這里使用術語“包含”和/或“包括”，則說明存在陳述的特征、整體、步驟、操作、元件和/或組件，但不排除一個或更多個其他特征、整體、步驟、操作、元件、組件和/或它們的組的存在或添加。
[0035]在這里參照作為示例實施例的理想化的實施例(和中間結構)的示意性圖示的剖視圖來描述發(fā)明構思的示例實施例。這樣，預計將出現(xiàn)例如由制造技術和/或公差引起的圖示的形狀的變化。因此，發(fā)明構思的示例實施例不應被解釋為限制于這里示出的區(qū)域的具體形狀，而是將包括例如由制造所造成的形狀上的偏差。例如，示出為矩形的注入?yún)^(qū)可以具有圓形或彎曲的特征和/或在其邊緣的注入濃度的梯度，而不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元變化。同樣，通過注入形成的埋置區(qū)可導致在埋置區(qū)和通過其發(fā)生注入的表面之間的區(qū)域中出現(xiàn)一定程度的注入。因而，附圖中示出的區(qū)域實質上是示意性的，它們的形狀并不意圖示出裝置的區(qū)域的實際形狀，也不意圖限制示例實施例的范圍。
[0036]如通過本發(fā)明實體所理解的，根據(jù)這里描述的各種實施例的裝置和形成裝置的方法可以以諸如集成電路的微電子裝置來實現(xiàn)，其中，根據(jù)這里描述的各種實施例的多個裝置集成在同一微電子裝置中。因此，這里示出的剖視圖可以在微電子裝置中沿不需要正交的兩個不同的方向重復。因此，使根據(jù)這里描述的各種實施例的裝置具體化的微電子裝置的平面圖可以包括基于微電子裝置的功能性呈陣列和/或呈二維圖案的多個裝置。
[0037]根據(jù)這里描述的各種實施例的裝置可以根據(jù)微電子裝置的功能性設置在其他裝置之間。另外，根據(jù)這里描述的各種實施例的微電子裝置可以沿第三方向重復(第三方向可以與所述兩個不同的方向正交)，以提供三維集成電路。
[0038]因此，這里示出的剖視圖為根據(jù)這里描述的各種實施例的在平面圖中沿兩個不同的方向和/或在透視圖中沿三個不同的方向延伸的多個裝置提供支持。例如，當在裝置/結構的剖視圖中示出單個有源區(qū)時，裝置/結構可以包括多個有源區(qū)和位于有源區(qū)上的晶體管結構(或視情況而定的存儲單元結構、柵極結構等)，如通過裝置/結構的平面圖所示出的。
[0039]除非另有定義，否則這里使用的所有術語(包括技術術語和科學術語)具有與發(fā)明構思的示例實施例所屬領域中的普通技術人員所通常理解的意思相同的意思。還將理解的是，除非這里明確這樣定義，否則術語(例如在通用的詞典中定義的術語)應被解釋為具有與相關領域的環(huán)境和本說明書中它們的意思相一致的意思，而將不以理想的或過于形式化的含義來解釋它們的意思。
[0040]圖1是示出根據(jù)發(fā)明構思的示例實施例的三維半導體存儲裝置的示意性平面圖，圖2是為了示出根據(jù)發(fā)明構思的示例實施例的三維半導體存儲裝置而沿圖1的線Ι-Γ截取的剖視圖。圖3A和圖3B是圖2的部分A的放大剖視圖，并示出了根據(jù)發(fā)明構思的示例實施例的三維半導體存儲裝置的豎直結構(或垂直結構)的一些示例，圖4A至圖4C是圖2的部分B的放大剖視圖，并示出了根據(jù)發(fā)明構思的示例實施例的三維半導體存儲裝置的提取區(qū)(pick-up reg1n)的一些示例。
[0041]參照圖1至圖4C，根據(jù)發(fā)明構思的示例實施例，三維半導體存儲裝置可以包括設置在基底10上的外圍電路結構PS、水平有源層(horizontal active layer) 100、單元陣列結構CS。例如，外圍電路結構PS可以設置在基底10上，水平有源層100和單元陣列結構CS可以順序地堆疊在外圍電路結構PS上?；?0可以包括單元區(qū)CR，單元區(qū)CR可以包括單元陣列區(qū)CAA和設置在單元陣列區(qū)CAA周圍的連接區(qū)CTA。單元陣列結構CS可以設置在單元陣列區(qū)CAA上，接觸件180、182和184以及提取區(qū)(pick-up reg1n) 186可以設置在連接區(qū)CTA上。水平有源層100可以設置在單元陣列區(qū)CAA和連接區(qū)CTA上。
[0042]外圍電路結構PS可以構成被配置為控制單元陣列結構CS的操作的外圍電路的一部分。換言之，外圍電路結構PS可以包括外圍電路的至少一部分。外圍電路可以包括例如行解碼器、列解碼器、頁緩沖器和控制電路。在示例實施例中，外圍電路可以包括阱偏置驅動器。阱偏置驅動器可以被配置成向單元陣列結構CS提供用于單元陣列結構CS的擦除操作的擦除電壓。
[0043]外圍電路結構PS可以包括外圍互連結構30、下模制絕緣層(lower moldinsulating layer) 24和形成在基底10上的外圍電路器件PTR。這里，外圍互連結構30可以包括外圍電路接觸件20和外圍互連線22。
[0044]基底10可以由半導體材料形成或者包括半導體材料。例如，基底10可以是單晶硅晶片、單晶鍺晶片或單晶硅-鍺晶片?；?0可以是例如p型半導體基底，但發(fā)明構思的示例實施例可以不限于此。此外，基底10可以包括阱區(qū)(未示出)。
[0045]外圍電路器件PTR可以包括外圍柵極絕緣層12、外圍柵電極18和位于外圍柵電極18的兩側的源極區(qū)/漏極區(qū)16。外圍柵極絕緣層12可以由氧化物材料(例如，氧化硅)或高k介電材料形成，或者包括氧化物材料(例如，氧化硅)或高k介電材料。外圍柵電極18可以由例如硅(例如，多晶硅)、金屬硅化物(例如，硅化鎢(WSi)、硅化鎳(NiSi)、硅化鈷(CoSi)、硅化鈦(TiSi)或硅化鉭(TaSi))和金屬(例如，鎢或鋁)中的至少一種形成，或者包括例如硅(例如，多晶硅)、金屬硅化物(例如，硅化鎢(WSi)、硅化鎳(NiSi)、硅化鈷(CoSi)、硅化鈦(TiSi)或硅化鉭(TaSi))和金屬(例如，鎢或鋁)中的至少一種。外圍電路器件PTR可以是例如高電壓晶體管。外圍柵極間隔件14可以形成在外圍柵電極18的側表面上。
[0046]外圍互連線22可以通過外圍電路接觸件20結合到外圍電路器件PTR。下模制絕緣層24可以被設置成覆蓋外圍電路器件PTR和外圍互連結構30。在一些實施例中，下模制絕緣層24可以包括順序地堆疊在外圍電路器件PTR上的多個絕緣層。
[0047]外圍電路接觸件20可以由金屬(例如，鎢或銅)和硅(例如，多晶硅)中的至少一種形成，或者包括金屬(例如，鎢或銅)和硅(例如，多晶硅)中的至少一種。在一些實施例中，外圍電路接觸件20還可以包括阻擋金屬層。例如，外圍電路接觸件20的阻擋金屬層可以由過渡金屬和導電的金屬氮化物中的至少一種形成，或者包括過渡金屬和導電的金屬氮化物中的至少一種，所述過渡金屬為例如鈦或鉭，導電的金屬氮化物為例如氮化鈦或氮化鉭。外圍互連線22可以包括金屬(例如，銅或鋁)。下模制絕緣層24可以由氧化物或氮化物層形成或者包括氧化物或氮化物層。
[0048]水平有源層100可以設置在外圍電路結構PS上。例如，水平有源層100可以沿第一方向D1和第二方向D2延伸，并且可以覆蓋下模制絕緣層24。第一方向D1和第二方向D2可以平行于基底10的頂表面，并且可以彼此交叉。當在平面圖中觀察時，水平有源層100可以不僅與單元陣列區(qū)CAA疊置，而且與連接區(qū)CTA疊置。水平有源層100可以包括半導體材料。例如，水平有源層100可以包括硅(Si)、鍺(Ge)、硅鍺(SiGe)、鎵砷(GaAs)、銦鎵砷(InGaAs)、鋁鎵砷(AlGaAs)和它們的混合物中的至少一種。水平有源層100可以包括例如摻雜有p型雜質的半導體材料和/或未摻雜或本征半導體材料。水平有源層loo可以具有多晶結構或單晶結構。此外，水平有源層