一種鍺基cmos的制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導(dǎo)體器件領(lǐng)域，具體涉及一種鍺基CMOS的制備流程。
【背景技術(shù)】
[0002]隨著硅基金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(M0SFET)幾何尺寸縮小到納米尺度，傳統(tǒng)通過(guò)縮小器件尺寸提升性能和集成度的方法正面臨物理和技術(shù)的雙重極限考驗(yàn)。為了進(jìn)一步提高器件性能，有效方法之一是引入高迀移率溝道材料。由于同時(shí)具有較高的電子和空穴迀移率(室溫(300K)下，鍺溝道的電子迀移率是硅的2.4倍，空穴迀移率是硅的4倍)，鍺材料以及鍺基器件成為一種選擇。
[0003]但是目前鍺基CMOS性能還無(wú)法滿足高性的要求，主要原因是CMOS中難以同時(shí)實(shí)現(xiàn)高的電子與空穴迀移率，尤其是電子迀移率。對(duì)于鍺基M0S器件，通常采用高K材料作為柵介質(zhì)，但是將高K材料直接淀積在鍺襯底上，鍺襯底會(huì)在高K淀積過(guò)程中及后續(xù)的熱工藝中被氧化，形成熱穩(wěn)定性差的GeOx (x<2)，導(dǎo)致器件性能退化，故需要對(duì)襯底表面鈍化處理，抑制淀積柵介質(zhì)及其后的熱過(guò)程中的性能退化。從提高迀移率的角度來(lái)看，NMOSFETs與PMOSFETs需要不同的鈍化方法。目前報(bào)到的鈍化方法有氮鈍化，GeOji化層，Si鈍化層，稀土氧化物鈍化層等。但是，單純使用以上的鈍化方法中的一種無(wú)法實(shí)現(xiàn)同時(shí)提高鍺基CMOS器件中電子與空穴迀移率。已有報(bào)道稱(chēng)氮鈍化有利于提高電子迀移率，而Ge02鈍化層有利于空穴遷移率的提尚。

【發(fā)明內(nèi)容】

[0004]本發(fā)明提出了一種適用于鍺基CMOS的制備流程，對(duì)NMOSFETs與PMOSFETs分別采用氮鈍化與氮鈍化，同時(shí)實(shí)現(xiàn)鍺基CMOS器件中電子與空穴迀移率的提高。
[0005]本發(fā)明的具體技術(shù)方案如下:
[0006]一種鍺基CMOS的制備方法，包括如下步驟:
[0007]1)鍺基襯底上阱的制備，即N阱和P阱:
[0008]1-1)對(duì)鍺基襯底進(jìn)行清洗，在鍺基襯底上淀積注入掩蔽層；
[0009]1-2)注入所需的雜質(zhì)并激活；
[0010]1-3)去除注入掩蔽層；
[0011]2)隔離結(jié)構(gòu)形成:
[0012]2-1)場(chǎng)區(qū)隔離槽形成；
[0013]2-2)場(chǎng)區(qū)氧化物淀積；
[0014]3) PM0S器件結(jié)構(gòu)形成:
[0015]3-DPM0S器件有源區(qū)開(kāi)孔，用犧牲氧化的方法改善襯底表面粗糙度；
[0016]3-2) GeOx (其中 0〈x < 2)鈍化層形成；
[0017]3-3)淀積柵介質(zhì)；
[0018]3-4)淀積柵電極；
[0019]4)淀積保護(hù)層Si02;
[0020]5)去除NM0S器件區(qū)域上方的Si02&柵金屬；
[0021 ] 6) NM0S器件結(jié)構(gòu)形成:
[0022]6-1) NM0S器件有源區(qū)開(kāi)孔，用犧牲氧化的方法改善襯底表面粗糙度；
[0023]6-2)氮鈍化形成；
[0024]6-3)淀積柵電極；
[0025]6-4)淀積柵金屬；
[0026]6-5)光刻保護(hù)NM0S器件區(qū)域的柵金屬，去除其余區(qū)域柵電極，及下方的保護(hù)層Si02；
[0027]7)圖形化柵電極形成:
[0028]8)源、漏及接觸形成:
[0029]8-1)形成側(cè)墻結(jié)構(gòu)；
[0030]8-2)源、漏注入及激活；
[0031]8-3)隔離層淀積、開(kāi)孔、淀積接觸金屬。
[0032]步驟1-1)中，鍺基襯底可以是體Ge襯底、娃上外延鍺(Germanium-on-silicon)襯底或GeOI (Germanium on Insulator)襯底等。對(duì)于所述鍺基襯底摻雜情況，摻雜濃度<1 X 15cm 3;，對(duì)鍺基襯底表面進(jìn)行清洗，去除表面沾污和自然氧化層，再淀積注入掩蔽層。注入掩蔽層材料可以是Si02、Al203或Y 203等，其厚度為5?20nm。掩蔽層材料淀積方法有ALD、PVD、MBE、PLD、M0CVD、PECVD 或 ICPCVD 等。
[0033]步驟1-2)中，對(duì)于P阱的制備，通常注入硼離子；對(duì)于N阱的制備，通常注入磷離子；注入劑量與能量根據(jù)需要的阱的深度與濃度而定。對(duì)于硼，注入劑量為5X 101°?lX1014cm2，注入能量為30keV?120keV ;對(duì)于磷，注入劑量為5X1010?1X10 14cm2，注入能量為50keV?180keV。注入所需的雜質(zhì)時(shí)，采用兩次注入的方法:一次高能量注入，使雜質(zhì)注入到襯底中的較深區(qū)域；一次低能量注入，使雜質(zhì)注入到接近襯底表面的區(qū)域。一般采用具有一定傾斜角度的注入，一般是7°注入。對(duì)于阱中雜質(zhì)的激活，在隊(duì)氣氛進(jìn)行500°C 60s的退火。
[0034]步驟1-3)中，用稀釋的HF去掉注入的掩蔽層，其中稀釋HF，HF:H20 = 1:30。
[0035]步驟2-1)中，場(chǎng)區(qū)隔離槽形成包括光刻定義隔離槽圖形，刻蝕形成300?500nm深的槽。
[0036]步驟2-2)中，淀積400?500nm的場(chǎng)區(qū)氧化物，比如Si02，A1203，Y203等，淀積的方法有PVD、PLD、PECVD或ICPCVD等，但不局限于上述淀積方法。
[0037]步驟3-1)中，光刻定義PM0S器件有源區(qū)，去除有源區(qū)上方的場(chǎng)區(qū)氧化物。用犧牲氧化的方法改善襯底表面粗糙度，具體方法如下:先將襯底浸泡在濃度為30%的H202中30s，用去離子水沖lmin，再將襯底浸泡在濃度為36%的HC1中l(wèi)min，用去離子水沖lmin ;如此重復(fù)3?4個(gè)周期。
[0038]步驟3-2)中，GeOx(其中0〈x ^ 2)鈍化層的形成，可以采用熱氧化、氧等離子體氧化、臭氧氧化的方法，也可以采用淀積的方法。最終形成6602的厚度為0.5?2nm。
[0039]步驟3-3)中，淀積的柵介質(zhì)材料有:Al203、Y203、Hf02、Zr02、La203等，但不局限于上述介質(zhì)材料。淀積的方法有ALD、MBE、PLD、M0CVD等，但不局限于上述淀積方法。淀積柵介質(zhì)的厚度為1.5?5nm。
[0040]步驟3-4)中，柵電極可以采用多晶硅柵、金屬柵或者FUSI柵等。淀積的方法有ALD、PVD、PLD、MOCVD、PECVD或LPCVD等，但不局限于上述淀積方法。
[0041]步驟4)中，保護(hù)層3丨02的厚度為10?20nm，淀積的方法有PVD、PLD、PECVD或ICPCVD 等。
[0042]步驟5)中，圖形定義NM0S器件區(qū)域，去除該區(qū)域的Si02及柵金屬。
[0043]步驟6-1)中，光刻定義NM0S器件有源區(qū)，去除有源區(qū)上方的場(chǎng)區(qū)氧化物。用犧牲氧化的方法改善襯底表面粗糙度，具體方法如下:先將襯底浸泡在濃度為30%的H202中30s，用去離子水沖lmin，再將襯底浸泡在濃度為36%的HC1中l(wèi)min，用去離子水沖lmin ;如此重復(fù)3?4個(gè)周期。
[0044]步驟6-2)中，氮鈍化形成，可以采用NH3熱退火或氮等離子體處理的方法。
[0045]步驟6-3)中，淀積的柵介質(zhì)材料有:Al203、Y203、Hf02、Zr02、La203等，但不局限于上述介質(zhì)材料。淀積的方法有ALD、MBE、PLD、M0CVD等，但不局限于上述淀積方法。淀積柵介質(zhì)的厚度為1.5?5nm。
[0046]步驟6-4)中，柵電極可以采用多晶硅柵、金屬柵或者FUSI柵等。淀積的方法有ALD、PVD、PLD、MOCVD、PECVD或LPCVD等，但不局限于上述淀積方法。
[0047]步驟6-5)中，光刻保護(hù)NM0S器件區(qū)域的柵電極，刻蝕去除其他區(qū)域的柵電極，接著用稀釋的HF去除保護(hù)層Si02。
[0048]步驟7)中，光刻定義柵電極圖形，并刻蝕。
[0049]步驟8-1)在柵極兩側(cè)形成側(cè)墻。側(cè)墻可以通過(guò)淀積Si02S 31\并且刻蝕形成側(cè)墻，也可以采用先3102再SiN x的雙側(cè)墻。
[0050]步驟8-2)源、漏注入的劑量，對(duì)于PMOSFETs，B的注入的劑量為5E14?5E15cm 2，注入能量為10?20keV ;對(duì)于NMOSFETs，P的注入的劑量為5E14?5E15cm 2，注入能量為20?50keV。對(duì)于源、漏雜質(zhì)的激活，在隊(duì)氣氛進(jìn)行500°C 60s的退火。
[0051]本發(fā)明優(yōu)點(diǎn)如下:
[0052]利用不同的鈍化方法處理CMOS中的NMOSFETs與PMOSFETs，PMOSFETs中使用有利于空穴迀移率提高的GeOx(其中0〈x ( 2)鈍化層，而NMOSFETs中使用有利于電子迀移率提高的氮鈍化，同時(shí)實(shí)現(xiàn)兩種載流子迀移率的提高。另外，工藝完成與常規(guī)的鍺工藝兼容，易于實(shí)現(xiàn)。
【附圖說(shuō)明】
[0053]圖1為本發(fā)明所述方法的流程圖。
[0054]圖2所不為實(shí)施例對(duì)錯(cuò)基CMOS制備方法不意圖；
[0055]圖中:1一鍺襯底；2—Al203；3一P講；4一N講；5—制備講的鍺襯底；6—制備隔尚槽的鍺襯底；7—場(chǎng)區(qū)隔離的 Si02;8—GeOx (其中 0〈x 彡 2) ;9—A1 203; 10—TiN x; 11—S1 2;12—Ge0xNy；13—A1 203; 14—TiN x; 15—S1 2;16—側(cè)墻 Si02;17—B 摻雜區(qū)；18—P 摻雜區(qū)；19一隔尚介質(zhì)Si02。
【具體實(shí)施方式】
[0056]以下結(jié)合附圖，通過(guò)具體的實(shí)施例對(duì)本發(fā)明所述的方法做進(jìn)一步描述。
[0057]1)對(duì)鍺襯底進(jìn)行清洗，并清除表面氧化層，如圖2 (a)所示；
[0058]2)在經(jīng)過(guò)清洗的鍺襯底上淀積一層的注入掩蔽層，淀積的材料可以為Si02，A1203，Y203等材料，淀積的方法有ALD，PVD, MBE, PLD, MOCVD, PECVD, ICPCVD等，淀積厚度為5?20nm ;本實(shí)施例優(yōu)選用ALD淀積10nm的A1203，如圖2 (b)所示；
[0059]3)注入所需的雜質(zhì)，制備P阱，注入硼⑶離子；制備N(xiāo)阱，注入磷⑵離子；注入劑量與能量根據(jù)需要的阱的深度與濃度而定。對(duì)于P阱，光刻定義P阱區(qū)域，注入硼(B)，注入劑量為5 X 101°?1X10 14cm2，注入能量一般為30keV?120keV ;對(duì)于N阱，光刻定義N阱區(qū)域，注入磷(P)，注入劑量為5 X 101°?1X10 14cm 2，注入能量一般為50keV?180keV ；一般可采用兩次注入的方法，一次高能量注入，使雜質(zhì)注入到襯底中的較深處，一次低能量注入，使雜質(zhì)注入到接近襯底表面的區(qū)域。對(duì)于