用于絕緣體上應(yīng)變硅晶片上雙重隔離的方法和裝置的制造方法
【專利摘要】描述了一種在包括p型場效應(yīng)晶體管(pFET)裝置和n型場效應(yīng)晶體管(nFET)裝置的雙重隔離互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)裝置中形成鰭的方法以及具有雙重隔離的CMOS裝置。所述CMOS裝置包括n型場效應(yīng)晶體管(nFET)區(qū)域，所述nFET區(qū)域包括由應(yīng)變硅構(gòu)成的一個或多個鰭，所述nFET區(qū)域中的所述一個或多個鰭形成在絕緣體上。所述CMOS裝置還包括p型場效應(yīng)晶體管(pFET)區(qū)域，所述pFET區(qū)域包括在外延生長的硅上的、由硅(Si)或硅鍺(SiGe)構(gòu)成的一個或多個鰭，并且所述pFET區(qū)域包括淺溝道隔離(STI)填充以使所述pFET區(qū)域中的所述一個或多個鰭彼此隔離。
【專利說明】
用于絕緣體上應(yīng)變硅晶片上雙重隔離的方法和裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)，并且更具體地，涉及絕緣體上應(yīng)變硅(SSOI)晶片上的雙重隔離。
【背景技術(shù)】
[0002]鰭式場效應(yīng)晶體管(finFET)是一種金屬氧化物半導(dǎo)體FET(MOSFET)，其中導(dǎo)電溝道由硅鰭包覆。finFET裝置可為包括形成在基板上的P型金屬氧化物半導(dǎo)體(pMOS)finFET裝置或PFET以及η型金屬氧化物半導(dǎo)體(NMOS)finFET裝置或nFET的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS) ο絕緣體上硅(SOI)晶片包括具有含中性硅晶格的硅層的基板。當(dāng)硅晶格大于中性硅晶格時，所述硅被稱為是處于拉伸應(yīng)變下。這通常是SSOI晶片中經(jīng)受的應(yīng)變。當(dāng)所述硅晶格小于中性硅晶格時，所述硅被稱為是處于壓縮應(yīng)變下。如所示，finFET(例如，CMOS裝置)可包括分別具有硅(Si)鰭和硅鍺(SiGe)鰭的η-溝道區(qū)域(nFET)和p-溝道區(qū)域(pFET)。雖然SSOI基板可改進(jìn)nFET中的性能，但拉伸應(yīng)變的SSOI基板可能引起pFET溝道區(qū)域中的迀移率衰減(mobility degradat1n)。

【發(fā)明內(nèi)容】

[0003]根據(jù)本發(fā)明的一實施例，一種在包括P型場效應(yīng)晶體管(pFET)裝置和η型場效應(yīng)晶體管(nFET)裝置的雙重隔離互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)裝置中形成鰭的方法，包括:在pFET區(qū)域和nFET區(qū)域中均形成絕緣體上應(yīng)變硅(SSOI)層，該SSOI層包括設(shè)置在設(shè)置于塊狀基板上的絕緣體上的應(yīng)變硅層;僅在所述PFET區(qū)域中刻蝕所述應(yīng)變硅層、所述絕緣體以及所述塊狀基板的一部分，以露出所述塊狀基板;僅在所述PFET區(qū)域中從所述塊狀基板外延生長娃(Si)；僅在所述pFET區(qū)域中在所述娃上外延生長額外的半導(dǎo)體材料;在所述pFET區(qū)域中由所述塊狀基板上生長的所述硅的一部分和所述額外的半導(dǎo)體材料形成一個或多個鰭；在所述PFET區(qū)域中由所述絕緣體上的所述應(yīng)變硅層形成一個或多個鰭；以及在所述pFET區(qū)域中執(zhí)行淺溝道隔離(STI)填充，以使所述pFET區(qū)域中的所述一個或多個鰭彼此隔離。
[0004]根據(jù)另一實施例，具有雙重隔離的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)裝置包括η型場效應(yīng)晶體管(nFET)區(qū)域，所述nFET區(qū)域包括由應(yīng)變硅構(gòu)成的一個或多個鰭，所述nFET區(qū)域中的所述一個或多個鰭形成在絕緣體上；以及P型場效應(yīng)晶體管(PFET)區(qū)域，所述pFET區(qū)域包括由在外延生長的硅上的硅(Si)或硅鍺(SiGe)構(gòu)成的一個或多個鰭，并且所述pFET區(qū)域包括淺溝道隔離(STI)填充以使所述pFET區(qū)域的所述一個或多個鰭彼此隔離。
[0005]額外的特征和優(yōu)勢通過本發(fā)明的教導(dǎo)實現(xiàn)。在此詳細(xì)描述了本發(fā)明的其它實施例和方面，并且其應(yīng)被視為是所請求保護(hù)的發(fā)明的一部分。參見說明書和附圖以更好地理解本發(fā)明的優(yōu)勢和特征。
【附圖說明】
[0006]在文字部分最后的權(quán)利要求書中具體地指明并且清楚地請求了被視為本發(fā)明的保護(hù)主題。通過以下結(jié)合附圖的詳細(xì)說明，本發(fā)明的上述以及其它特征和優(yōu)勢將清楚可見，附圖中:
[0007 ] 圖1至圖13示出了在nFET區(qū)域中的絕緣體上形成S i鰭以及在pFET區(qū)域中的娃上形成SiGe鰭的工藝中涉及的中間結(jié)構(gòu)的橫截面視圖，其展示了根據(jù)本發(fā)明一實施例的雙重隔離，其中:
[0008]圖1示出了在本實施例形成任何鰭之前的起始SSOI晶片；
[0009]圖2示出了在圖1的SSOI晶片上沉積硬掩模層、墊層(underlayer)以及圖案化的光刻膠層的中間結(jié)構(gòu)；
[0010]圖3示出了在pFET區(qū)域中刻穿包括基板的一部分的層的中間結(jié)構(gòu)；
[0011]圖4示出了在pFET區(qū)域中從基板外延生長Si并且隨后外延生長SiGe層的中間結(jié)構(gòu)；
[0012]圖5示出了從圖4所示結(jié)構(gòu)的nFET區(qū)域剝離硬掩模層的中間結(jié)構(gòu)；
[0013]圖6示出了在pFET區(qū)域和nFET區(qū)域中均沉積硬掩模層的中間結(jié)構(gòu)；
[OOM]圖7示出了在硬掩模層之上沉積芯層(mandrel layer)和圖案化的光刻掩模的中間結(jié)構(gòu)；
[0015]圖8示出了使用圖案化的光刻掩模圖案化芯層以及在圖案化的芯層之上沉積間隔體材料的中間結(jié)構(gòu)；
[0016]圖9示出了刻蝕間隔體材料的水平沉積部分的中間結(jié)構(gòu)；
[0017]圖10示出了從圖9所示的結(jié)構(gòu)中抽出圖案化的芯層留下間隔體的中間結(jié)構(gòu)；
[0018]圖11示出了使用間隔體刻蝕pFET區(qū)域和nFET區(qū)域中的鰭的中間結(jié)構(gòu)；
[0019]圖12示出了沉積STI填充的中間結(jié)構(gòu)；
[0020]圖13示出了回刻STI并且剝離硬掩模的結(jié)構(gòu)；
[0021 ] 圖14至圖22示出了在nFET區(qū)域中絕緣體上形成Si鰭以及在pFET區(qū)域中娃上形成SiGe鰭的工藝中涉及的中間結(jié)構(gòu)的橫截面視圖，其展示了根據(jù)本發(fā)明另一實施例的雙重隔離，其中:
[0022]圖14示出了在本實施例形成任何鰭之前的起始SSOI晶片；
[0023]圖15示出了在圖14的SSOI晶片上沉積硬掩模層、墊層和圖案化的光刻膠層的中間結(jié)構(gòu)；
[0024]圖16示出了在pFET區(qū)域中刻穿包括基板的一部分的層的中間結(jié)構(gòu)；
[0025]圖17示出了在pFET區(qū)域中從基板外延生長硅、并且隨后外延生長SiGe層的中間結(jié)構(gòu)；
[0026]圖18示出了從圖17所示結(jié)構(gòu)的nFET區(qū)域中剝離硬掩模層的中間結(jié)構(gòu)；
[0027 ]圖19示出了在pFET區(qū)域和nFET區(qū)域中均沉積硬掩模層的中間結(jié)構(gòu)；
[0028]圖20示出了在pFET區(qū)域和nFET區(qū)域中刻蝕鰭的中間結(jié)構(gòu)；
[0029]圖21示出了沉積STI填充的中間結(jié)構(gòu)；
[0030]圖22示出了回刻STI并且剝離硬掩模的結(jié)構(gòu)。
【具體實施方式】
[0031 ]如上所示，SSOI晶片或者包括應(yīng)變硅(通常是拉伸應(yīng)變的硅)的晶片可改進(jìn)nFET裝置的優(yōu)勢，但會降低PFET溝道區(qū)域的性能。在此詳細(xì)描述的各系統(tǒng)和方法的實施例涉及pFET溝道應(yīng)變的釋放并且同時維持nFET區(qū)域中的(拉伸)應(yīng)變的SOI。此外，在此詳細(xì)描述的實施例展示了雙重隔離，使得nFET和pFET區(qū)域彼此隔離，并且使得pFET區(qū)域和nFET區(qū)域中每一區(qū)域內(nèi)的鰭彼此隔離。
[0032]圖1至圖13示意了根據(jù)一實施例、在nFET區(qū)域中由絕緣體上(拉伸)應(yīng)變硅形成Si鰭以及在PFET區(qū)域中在Si上形成SiGe鰭所涉及的工藝。圖1是根據(jù)以下詳細(xì)描述的實施例的、用于定義PFET區(qū)域和nFET區(qū)域的SSOI晶片100的橫截面視圖。該SSOI晶片100包括絕緣體120 (例如，埋設(shè)氧化物(BOX))上的應(yīng)變硅層110。該SSOI晶片100可通過已知的制造方法獲得，該方法包括，例如，在Si晶片上生長梯度SiGe層以形成松弛SiGe層，以及在該SiGe層之上外延生長Si層。由于該松弛SiGe層的晶格大于Si晶體(中性)的晶格，該外延生長的Si層將是拉伸應(yīng)變的?？尚纬删哂蠦0X(S卩，埋設(shè)氧化物)的另一Si晶片并且(例如，通過晶片粘合技術(shù))將其與BOX上的應(yīng)變Si/SiGe/Si基板晶片粘合在一起。然后，可使用氫離子(H+離子)注入，以通過例如智能切割技術(shù)來切割SiGe和Si基板，并且可刻蝕掉應(yīng)變Si上的任何剩余SiGe層以形成該SSOI晶片100。該絕緣體120形成在塊狀基板130上。
[0033]圖2示出了在該SSOI晶片100的該應(yīng)變硅層110上沉積硬掩模層115之后沉積墊層125和圖案化的光刻膠層135的中間結(jié)構(gòu)200。該硬掩模層115可由例如硅氮化物(SiN)構(gòu)成。該墊層125可包括有機(jī)電介質(zhì)層(ODL)和含硅的抗反射涂層(SiARC)。該光刻膠層135被圖案化以覆蓋nFET區(qū)域102中的墊層125并且同時使pFET區(qū)域101中的墊層125露出。圖3示出了隨后刻蝕圖2所示結(jié)構(gòu)200的中間結(jié)構(gòu)300 ^FET區(qū)域102中的墊層125和光刻膠層135被刻穿?；谠摴饪棠z層135的圖案化并且通過選擇性地控制刻蝕工藝的深度，露出區(qū)域(pFET區(qū)域1I)的所有層被刻穿，只留下該基板130的一部分。nFET區(qū)域1 2中的SSOI晶片100和硬掩模層115保持完整。
[0034]圖4示出了在pFET區(qū)域101中由剩余基板130之上外延生長的硅(130)和硅鍺(SiGe)層140的中間結(jié)構(gòu)400。如所示出的，硅從基板130開始外延生長。然后，在該外延生長的Si 130上外延生長該SiGe層140?？商鎿Q地，可外延生長額外的Si而不是該SiGe層140，從而在pFET區(qū)域101和nFET區(qū)域102中形成Si鰭。然而，pFET區(qū)域中外延生長的硅將不具有應(yīng)變(從而形成pFET區(qū)域101中的中性鰭)。該SiGe層140可為中性的或具有壓縮應(yīng)變?？刂芐i從基板130的外延生長，使其大約具有與絕緣體120相同的高度?？刂齐S后的SiGe層140(或額外的Si)的外延生長，使該額外的Si或SiGe層140大約具有與nFET區(qū)域102中的應(yīng)變硅層110相同的高度。從該nFET區(qū)域102剝離該硬掩模層115，從而得到如圖5所示的中間結(jié)構(gòu)500。圖6示出了通過在pFET區(qū)域1I和nFET區(qū)域102上均沉積另一硬掩模層115而形成的中間結(jié)構(gòu)600。
[0035]圖7至圖11示出了在pFET區(qū)域101和nFET區(qū)域102中形成鰭所涉及的一些工藝。圖7所示的該中間結(jié)構(gòu)700包括沉積在硬掩模層115上的芯層145以及在該芯層145之上被圖案化的光刻掩模150。該芯層145可為例如非晶碳或非晶硅。該光刻掩模150可由例如SiARC、光平坦化層和光刻膠層構(gòu)成。圖8示出了使用該光刻掩模150圖案化該芯層145、并且之后在圖案化的芯層145之上沉積間隔體材料155的中間結(jié)構(gòu)800。圖9示出了通過各向異性(定向)反應(yīng)離子刻蝕(RIE)工藝將圖8結(jié)構(gòu)800中所示的該間隔體材料155的水平沉積部分刻蝕為用于該圖案化的芯層145的側(cè)壁間隔體的結(jié)構(gòu)900。從圖9的結(jié)構(gòu)900中抽出該芯層145，得到圖1O所示的中間結(jié)構(gòu)1 00。剩余的間隔體材料15 5充當(dāng)圖案以刻蝕nFET區(qū)域1 2中的硬掩模層115和SSOI晶片100以及pFET區(qū)域101中的硬掩模層115、SiGe層140和基板130，得到圖11所示的結(jié)構(gòu)1100。該刻蝕通過RIE工藝完成，所得到的Si鰭1110和SiGe鰭1120如圖11所示。
[0036]如圖11所指示的，Si鰭1110包括應(yīng)變硅層110(該SSOI晶片100)，而SiGe鰭1120不包括任何應(yīng)變硅層110。而且，該Si鰭1110形成在絕緣體120層上，而該SiGe鰭1120形成在從基板130生長的硅鰭上。結(jié)果，該Si鰭1110彼此隔離，但該SiGe鰭1120彼此不隔離。這是因為，在nFET區(qū)域102中，絕緣體120(例如，BOX)充當(dāng)待形成的金屬柵極的阻擋物。在pFET區(qū)域101中，形成有金屬柵極于其上的高介電常數(shù)(高k)電介質(zhì)可一直延續(xù)至基板130。圖12示出了通過淺溝道隔離(STI)160填充和化學(xué)機(jī)械平坦化(CMP)工藝得到的中間結(jié)構(gòu)1200。該STI160被回刻并且該硬掩模層115被剝離以得到圖13所示的結(jié)構(gòu)1300。剝離該硬掩模層115的鰭顯形(f in re veal)工藝可包括使用熱磷酸(H3PO4)(例如，160攝氏度)以及控制刻蝕速率和刻蝕時間以選擇性地刻蝕該硬掩模層115并且使該Si鰭1110和SiGe鰭1120顯形。該STI160隔離pFET區(qū)域101中的SiGe鰭1120。結(jié)果，基于額外的工藝而最終制成的CMOS將包括雙重隔離(pFET區(qū)域101和nFET區(qū)域102之間的隔離，以及每一區(qū)域102、101中鰭1110、1120間的隔離)。
[0037]圖14至圖22示意了根據(jù)另一實施例的在nFET區(qū)域中由絕緣體上的(拉伸)應(yīng)變硅形成Si鰭以及在pFET區(qū)域中在Si上形成SiGe鰭所涉及的工藝。由圖14至圖22示出的實施例涉及SSOI內(nèi)較厚的絕緣體層，使得nFET區(qū)域中的Si鰭形成在由該絕緣體層形成的、在該絕緣體層之上延伸的鰭上。也就是，鰭刻蝕不完全延伸穿過該絕緣體層的整個厚度，使得該絕緣體層成為nFET區(qū)域中鰭結(jié)構(gòu)的一部分并且成為鰭結(jié)構(gòu)的基部。通常，厚度為100納米(nm)或更小(例如，20nm)的絕緣體(例如，BOX)可被視為是“薄的”，而更厚的絕緣體(例如，140nm至200nm)可被視為是“厚的”。圖1至圖13涉及具有“薄的”絕緣體的實施例，而圖14至圖22涉及具有“厚的”絕緣體的實施例。
[0038]圖14示出了SSOI晶片1400。與圖1所示的SSOI晶片100相同，圖14中的該SSOI晶片1400包括絕緣體120上的應(yīng)變硅層110，該絕緣體設(shè)置在塊狀基板130上。圖14所示SSOI晶片1400的絕緣體120比圖1所示SSOI晶片100的絕緣體120厚。這導(dǎo)致了所形成的Si鰭2010的差異，下面將參照圖20進(jìn)行描述。
[0039]圖15示出了在該SSOI晶片100的應(yīng)變硅層110上沉積硬掩模層115之后沉積墊層125和圖案化的光刻膠層135的中間結(jié)構(gòu)1500。如參照圖2所示，在nFET區(qū)域102中該圖案化的光刻膠層135覆蓋該墊層125，但在pFET區(qū)域101中該圖案化的光刻膠層135不覆蓋該墊層125。執(zhí)行刻蝕以移除pFET區(qū)域101中的所有層，包括基板130的一部分，從而得到圖16所示的結(jié)構(gòu)1600。該光刻膠層135防止刻蝕該nFET區(qū)域102中的層。圖17示出了在pFET區(qū)域101中從基板130外延生長硅之后，外延生長SiGe層140(可替換地，其可為額外的Si)的結(jié)構(gòu)1700。如上文參照圖4所述，可控制該外延生長以使得Si生長至大約該絕緣體120的高度并且使SiGe層140(或額外的Si)生長至大約該nFET區(qū)域102中該應(yīng)變硅層110的高度。圖18示出了從該nFET區(qū)域102剝離該硬掩模層115的結(jié)構(gòu)1800。圖19示出了在pFET區(qū)域1I和nFET區(qū)域102之上均沉積硬掩模層115的結(jié)構(gòu)1900。
[0040]執(zhí)行類似于參照圖7至圖11所示出并討論的鰭刻蝕工藝以獲得圖20所示的結(jié)構(gòu)2000。圖20顯示了pFET區(qū)域101和nFET區(qū)域102中每一區(qū)域中的四個鰭2010、2020。鰭的數(shù)量可為I或任意數(shù)，由用于圖案化該鰭(參照例如圖10)的間隔體的數(shù)量決定。圖11與圖20的比較顯示了根據(jù)圖14至圖22所示的實施例的絕緣體120的額外的厚度。再一次地，進(jìn)行STI160填充之后執(zhí)行CMP工藝以提供圖21所示的結(jié)構(gòu)2100，并且在鰭顯形工藝中回刻該STI160并剝離該硬掩模層115(例如，使用熱磷酸溶液，如參照圖13所討論過的)以提供圖22所示的結(jié)構(gòu)2200。在這一階段，執(zhí)行已知的工藝來完成CMOS的制造。與參照圖1至圖13討論過的實施例相同，本實施例在PFET區(qū)域101中形成不包括應(yīng)變硅層110的鰭2020，而在nFET區(qū)域102中形成包括應(yīng)變硅層110和SSOI晶片1400的鰭2010。而且，基于STI 160填充，在pFET區(qū)域101和nFET區(qū)域102之中以及之間獲得雙重隔離。
[0041]在此使用的技術(shù)術(shù)語僅用于描述具體實施例的目的，并非旨在限定本發(fā)明。除非在上下文中另外明確指明，在此使用的單數(shù)形式的“一”、“一個”和“該”意在也包括復(fù)數(shù)形式。還應(yīng)理解的是，當(dāng)在說明書和權(quán)利要求書中使用術(shù)語“包括”和/或“包含”時，該術(shù)語指明了所闡述的特征、整數(shù)、步驟、操作、元件和/或組件的存在，但不排除額外的一個或更多個特征、整數(shù)、步驟、操作、元件、組件和/或其組合的存在。
[0042]下方權(quán)利要求書中的所有裝置或步驟外加功能元件的對應(yīng)結(jié)構(gòu)、材料、動作和等同物旨在包括用于與其他特別聲明請求保護(hù)的元件結(jié)合執(zhí)行該功能的任意結(jié)構(gòu)、材料或動作。已出于示意性和描述的目的呈現(xiàn)了本發(fā)明的說明書，但其不旨在窮舉或限于以所描繪的形式存在的本發(fā)明。在不脫離本發(fā)明的范圍和精神的前提下，許多修改和變型對于本領(lǐng)域技術(shù)人員而言是顯而易見的。所選擇并描述的實施例用于最好地解釋本發(fā)明的原理和實際應(yīng)用，并且使得本領(lǐng)域其他普通技術(shù)人員能夠理解到本發(fā)明可具有可預(yù)見到的適用于具體應(yīng)用的各種不同修改的各種不同實施例。
[0043]在此描繪的流程圖僅為示例。在不脫離本發(fā)明精神的前提下，針對在此描述的該流程圖或該步驟(或操作)可存在許多變型。例如，可以以不同的順序執(zhí)行該步驟，或者可以增加、刪除或修改步驟。所有這些變型都應(yīng)被視為是所請求保護(hù)的反明的一部分。
[0044]雖然已描述了本發(fā)明的優(yōu)選實施例，但應(yīng)理解的是，本領(lǐng)域技術(shù)人員不管在此時還是將來都可作出各種不同改進(jìn)和強(qiáng)化，這些改進(jìn)和強(qiáng)化落入隨后權(quán)利要求書的范圍內(nèi)。這些權(quán)利要求書應(yīng)被解釋為維持初始描述的本發(fā)明的適當(dāng)范圍。
[0045]已出于示意性目的呈現(xiàn)了本發(fā)明的各種不同實施例的說明，但其不旨在窮舉或限于在此描述的實施例。在不脫離在此描述的各實施例的范圍和精神的前提下，許多修改和變型對于本領(lǐng)域技術(shù)人員而言將是顯而易見的。所選擇的在此使用的技術(shù)術(shù)語用于最好地解釋各實施例的原理、實際應(yīng)用或者相較于市場上已知技術(shù)的技術(shù)性改進(jìn)，或者使得本領(lǐng)域其他普通技術(shù)人員能夠理解在此描述的各實施例。
【主權(quán)項】
1.一種在包括P型場效應(yīng)晶體管裝置和η型場效應(yīng)晶體管裝置的雙重隔離互補(bǔ)金屬氧化物半導(dǎo)體裝置中形成鰭的方法，所述方法包括: 在P型場效應(yīng)晶體管區(qū)域和η型場效應(yīng)晶體管區(qū)域中均形成絕緣體上應(yīng)變硅層，所述絕緣體上應(yīng)變硅層包括設(shè)置于塊狀基板上的絕緣體上的應(yīng)變硅層； 僅在所述P型場效應(yīng)晶體管區(qū)域中刻蝕所述應(yīng)變硅層、所述絕緣體以及所述塊狀基板的一部分以露出所述塊狀基板； 僅在所述P型場效應(yīng)晶體管區(qū)域中從所述塊狀基板外延生長硅； 僅在所述P型場效應(yīng)晶體管區(qū)域中在所述硅上外延生長額外的半導(dǎo)體材料； 在所述P型場效應(yīng)晶體管區(qū)域中由所述塊狀基板上生長的所述硅的一部分和所述額外的半導(dǎo)體材料形成一個或多個鰭； 在所述η型場效應(yīng)晶體管區(qū)域中由所述絕緣體上的所述應(yīng)變硅層形成一個或多個鰭；以及 在所述P型場效應(yīng)晶體管區(qū)域中執(zhí)行淺溝道隔離填充，以使所述P型場效應(yīng)晶體管區(qū)域中的所述一個或多個鰭彼此隔離。2.如權(quán)利要求1所述的方法，其中所述僅在所述P型場效應(yīng)晶體管區(qū)域中刻蝕所述應(yīng)變硅層、所述絕緣體以及所述塊狀基板的所述部分包括使用包括有機(jī)電介質(zhì)層和含硅的抗反射涂層的墊層以及使用僅覆蓋所述η型場效應(yīng)晶體管區(qū)域的圖案化的光刻膠層。3.如權(quán)利要求1所述的方法，其中所述外延生長硅包括控制生長的尺寸以保持所述P型場效應(yīng)晶體管區(qū)域中生長的所述硅處于或低于所述η型場效應(yīng)晶體管區(qū)域中所述絕緣體的高度。4.如權(quán)利要求1所述的方法，其中在所述P型場效應(yīng)晶體管區(qū)域中外延生長額外的半導(dǎo)體材料包括控制生長的尺寸以保持所述額外的硅或硅鍺與所述η型場效應(yīng)晶體管區(qū)域中所述應(yīng)變硅層高度相同。5.如權(quán)利要求1所述的方法，其中在所述P型場效應(yīng)晶體管區(qū)域中形成所述一個或多個鰭以及在所述η型場效應(yīng)晶體管區(qū)域中形成所述一個或多個鰭包括圖案化所述P型場效應(yīng)晶體管區(qū)域中所述額外的半導(dǎo)體材料之上以及所述η型場效應(yīng)晶體管區(qū)域中所述應(yīng)變硅層之上的硬掩模層上的間隔體材料。6.如權(quán)利要求5所述的方法，其中在所述P型場效應(yīng)晶體管區(qū)域中形成所述一個或多個鰭還包括:根據(jù)所述間隔體材料的圖案，刻蝕所述P型場效應(yīng)晶體管區(qū)域中所述硬掩模層和所述額外的半導(dǎo)體材料以及生長的所述硅的一部分。7.如權(quán)利要求5所述的方法，其中在所述η型場效應(yīng)晶體管區(qū)域中形成所述一個或多個鰭還包括:根據(jù)所述間隔體材料的圖案，刻蝕所述η型場效應(yīng)晶體管區(qū)域中所述絕緣體上的所述硬掩模層和應(yīng)變娃層。8.如權(quán)利要求1所述的方法，其中在所述P型場效應(yīng)晶體管區(qū)域中執(zhí)行所述淺溝道隔離填充包括執(zhí)行化學(xué)機(jī)械平坦化工藝。9.如權(quán)利要求1所述的方法，其中所述外延生長額外的半導(dǎo)體材料包括從所述塊狀基板生長額外的硅。10.如權(quán)利要求1所述的方法，其中所述外延生長額外的半導(dǎo)體材料包括生長硅鍺。11.一種具有雙重隔離的互補(bǔ)金屬氧化物半導(dǎo)體裝置，所述裝置包括: η型場效應(yīng)晶體管區(qū)域，所述η型場效應(yīng)晶體管區(qū)域包括由應(yīng)變硅構(gòu)成的一個或多個鰭，所述η型場效應(yīng)晶體管區(qū)域中的所述一個或多個鰭形成在絕緣體上;和 P型場效應(yīng)晶體管區(qū)域，所述P型場效應(yīng)晶體管區(qū)域包括在外延生長的硅上的、由硅或硅鍺構(gòu)成的一個或多個鰭，并且所述P型場效應(yīng)晶體管區(qū)域包括淺溝道隔離填充以使所述P型場效應(yīng)晶體管區(qū)域中的所述一個或多個鰭彼此隔離。12.如權(quán)利要求11所述的裝置，其中所述外延生長的硅是從塊狀基板生長的。13.如權(quán)利要求12所述的裝置，其中所述硅是額外的外延生長的硅。14.如權(quán)利要求13所述的裝置，其中所述額外的外延生長的硅在所述P型場效應(yīng)晶體管區(qū)域中生長至與所述η型場效應(yīng)晶體管區(qū)域中所述應(yīng)變硅相同的高度。15.如權(quán)利要求11所述的裝置，其中所述外延生長的硅在所述P型場效應(yīng)晶體管區(qū)域中生長至處于或低于所述η型場效應(yīng)晶體管區(qū)域中所述絕緣體的高度。16.如權(quán)利要求11所述的裝置，其中所述硅鍺是外延生長的硅鍺。17.如權(quán)利要求16所述的裝置，其中所述硅鍺在所述P型場效應(yīng)晶體管區(qū)域中外延生長至與所述η型場效應(yīng)晶體管區(qū)域中所述應(yīng)變硅相同的高度。18.如權(quán)利要求11所述的裝置，其中所述淺溝道隔離填充是通過化學(xué)機(jī)械平坦化工藝而平坦化的。19.如權(quán)利要求11所述的裝置，其中所述η型場效應(yīng)晶體管區(qū)域中的所述一個或多個鰭設(shè)置在絕緣體層上。20.如權(quán)利要求11所述的裝置，其中所述η型場效應(yīng)晶體管區(qū)域中的所述一個或多個鰭設(shè)置在塊狀基板上。
【文檔編號】H01L27/092GK105870061SQ201610076671
【公開日】2016年8月17日
【申請日】2016年2月3日
【發(fā)明人】B.B.多里斯, 何虹, A.卡基菲魯茲, 王俊利
【申請人】國際商業(yè)機(jī)器公司