一種半導體器件及其制造方法、電子裝置的制造方法
【專利摘要】本發(fā)明提供一種半導體器件及其制造方法、電子裝置，所述方法包括：提供半導體襯底，在半導體襯底上形成有層間介質層，在層間介質層中形成有金屬電極；在層間介質層上形成硬掩膜疊層結構，以覆蓋層間介質層和金屬電極，所述硬掩膜疊層結構包括自下而上層疊的第一緩沖層、研磨停止層、第二緩沖層、第一硬掩膜層和第二硬掩膜層；在所述硬掩膜疊層結構中形成用于填充底部電極材料層的通孔；沉積底部電極材料層，以完全填充所述通孔；執(zhí)行化學機械研磨，直至露出研磨停止層；實施回蝕刻，去除研磨停止層的同時使形成的底部電極的頂端高于第一緩沖層的頂端。根據(jù)本發(fā)明，可以避免后續(xù)形成的相變材料層與底部電極之間出現(xiàn)接觸不良的情況。
【專利說明】
一種半導體器件及其制造方法、電子裝置
技術領域
[0001]本發(fā)明涉及半導體制造工藝，具體而言涉及一種半導體器件及其制造方法、電子
目.0
【背景技術】
[0002]相變存儲器(PCM)是一種具有高讀取/寫入速度的存儲器，其廣泛應用于集成電路中。集成相變存儲器的關鍵步驟是形成用于連通金屬電極和相變材料層的底部電極(Bottom Electrode),底部電極從相變材料(GST)層的底部接觸相變材料層。當一定強度的電流經(jīng)過底部電極時，底部電極產(chǎn)生焦耳熱以改變相變材料層的相變狀態(tài)，從而控制相變存儲器的工作狀態(tài)，即相變材料層由非晶態(tài)轉變到晶態(tài)時實現(xiàn)相變存儲器的寫入數(shù)據(jù)的功能，相變材料層由晶態(tài)轉變到非晶態(tài)時實現(xiàn)相變存儲器的讀出數(shù)據(jù)的功能。
[0003]為了降低相變隨機存取存儲器的驅動功耗，應當減小底部電極與相變材料層的接觸面積。因此，現(xiàn)有技術通過形成具有小側面尺寸的電極來作為底部電極，當一弱電流經(jīng)過底部電極時，底部電極就可以產(chǎn)生足夠大的焦耳熱。然而，采用現(xiàn)有技術形成的底部電極的頂端低于用于填充底部電極的凹槽開口，即沉積底部電極材料并實施化學機械研磨之后出現(xiàn)這一現(xiàn)象，進而導致后續(xù)形成的相變材料層與底部電極之間出現(xiàn)接觸不良的情況。
[0004]因此，需要提出一種方法，以解決上述問題。
【發(fā)明內容】
[0005]針對現(xiàn)有技術的不足，本發(fā)明提供一種半導體器件的制造方法，包括:提供半導體襯底，在所述半導體襯底上形成有層間介質層，在所述層間介質層中形成有金屬電極；在所述層間介質層上形成硬掩膜疊層結構，以覆蓋所述層間介質層和所述金屬電極，所述硬掩膜疊層結構包括自下而上層疊的第一緩沖層、研磨停止層、第二緩沖層、第一硬掩膜層和第二硬掩膜層；在所述硬掩膜疊層結構中形成用于填充底部電極材料層的通孔；沉積所述底部電極材料層，以完全填充所述通孔；執(zhí)行化學機械研磨，直至露出所述研磨停止層；實施回蝕刻，去除所述研磨停止層的同時使形成的底部電極的頂端高于所述第一緩沖層的頂端。
[0006]在一個示例中，所述第一緩沖層、所述研磨停止層、所述第二緩沖層、所述第一硬掩膜層和所述第二硬掩膜層的構成材料分別選用氧化物、氮化硅、氧化物、氮氧化硅和氧化物。
[0007]在一個示例中，所述第一緩沖層的厚度為800-900埃，所述研磨停止層的厚度為300-400 埃。
[0008]在一個示例中，所述回蝕刻去除的所述第一緩沖層的厚度為100埃-200埃。
[0009]在一個示例中，所述回蝕刻的蝕刻氣體對所述研磨停止層蝕刻速率高于對所述底部電極的蝕刻速率。
[0010]在一個示例中，所述回蝕刻的蝕刻氣體采用CF4、He和O2作為基礎蝕刻氣體。
[0011]在一個示例中，實施所述回蝕刻之后，還包括依次形成相變材料層和另一金屬電極的步驟，使所述底部電極的上端接觸所述相變材料層。
[0012]在一個實施例中，本發(fā)明還提供一種采用上述方法制造的半導體器件，所述半導體器件為相變存儲器，所述金屬電極的下端連通形成于所述半導體襯底上的電子元件，所述金屬電極的上端連通所述底部電極的下端。
[0013]在一個實施例中，本發(fā)明還提供一種電子裝置，所述電子裝置包括所述半導體器件。
[0014]根據(jù)本發(fā)明，可以使形成的所述底部電極的頂端高于所述第一緩沖層的頂端，避免后續(xù)形成的相變材料層與所述底部電極之間出現(xiàn)接觸不良的情況。
【附圖說明】
[0015]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0016]附圖中:
[0017]圖1A-圖1F為根據(jù)現(xiàn)有技術形成底部電極時依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0018]圖2A-圖2G為根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0019]圖3為根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟的流程圖。
【具體實施方式】
[0020]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0021]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟，以便闡釋本發(fā)明提出的半導體器件及其制造方法、電子裝置。顯然，本發(fā)明的施行并不限定于半導體領域的技術人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0022]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0023]采用現(xiàn)有技術制作底部電極的工藝步驟如下:首先，如圖1A所示，在其中形成有金屬電極102 (其下端連通形成于半導體襯底上的電路元件(包括開關裝置))的層間介電層101上依次沉積形成硬掩膜疊層結構和具有金屬電極102的頂部圖案107的光刻膠層106，所述硬掩膜疊層結構包括自下而上層疊的緩沖層103、第一硬掩膜層104和第二硬掩膜層105，緩沖層103、第一硬掩膜層104和第二硬掩膜層105的構成材料可以分別為采用等離子體增強化學氣相沉積工藝形成的氧化物、氮氧化硅和采用等離子體增強化學氣相沉積工藝形成的氧化物；接著，如圖1B所示，以光刻膠層106為掩膜，通過實施第一蝕刻在第二硬掩膜層105中形成第一通孔107’，露出第一硬掩膜層104，而后通過灰化工藝去除光刻膠層106 ;接著，如圖1C所示，在硬掩膜疊層結構上沉積形成側墻材料層108，覆蓋第一通孔107’的側壁和底部，然后，實施第二蝕刻刻蝕側墻材料層108，露出第一硬掩膜層104的同時，使覆蓋第一通孔107’的側壁的側墻材料層108構成用于填充底部電極的第二通孔的圖案109 ;接著，如圖1D所示，以經(jīng)過所述第二蝕刻的側墻材料層108為掩膜，實施第三蝕刻依次刻蝕第一硬掩膜層104和緩沖層103，露出金屬電極102的同時，形成用于填充底部電極的第二通孔109’ ；接著，如圖1E所示，沉積底部電極材料層110，以完全填充第二通孔109’ ；接著，如圖1F所示，執(zhí)行化學機械研磨直至露出緩沖層103，完成底部電極110’的制作。實施所述化學機械研磨時，研磨液對底部電極材料層110的研磨速率高于其對第二硬掩膜層105和第一硬掩膜層104的研磨速率，因此，最終形成的底部電極110’的頂端低于緩沖層103的頂端，相當于底部電極110’的頂端出現(xiàn)凹坑缺陷，導致后續(xù)形成的相變材料層與底部電極110’之間出現(xiàn)接觸不良的情況，根據(jù)本發(fā)明示例性實施例一的方法可以解決上述問題。
[0024][示例性實施例一]
[0025]參照圖2A-圖2G，其中示出了根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖。
[0026]首先，如圖2A所示，提供半導體襯底200，半導體襯底200的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI)等。作為示例，在本實施例中，半導體襯底200選用單晶硅材料構成。在半導體襯底200中形成有隔離結構以及各種阱(well)結構，在半導體襯底200上形成有電路元件(包括開關裝置)，為了簡化，圖示中均予以省略。
[0027]在半導體襯底200上形成有層間介質層201，在層間介質層201中形成有第一金屬電極202，第一金屬電極202的下端與所述電路元件相連接。
[0028]接下來，采用本領域技術人員所熟習的沉積工藝在層間介質層201上形成硬掩膜疊層結構，覆蓋層間介質層201和第一金屬電極202，所述硬掩膜疊層結構包括自下而上層疊的第一緩沖層203a、研磨停止層200、第二緩沖層203b、第一硬掩膜層204和第二硬掩膜層205。作為示例，在本實施例中，第一緩沖層203a、研磨停止層200、第二緩沖層203b、第一硬掩膜層204和第二硬掩膜層205的構成材料可以分別選用氧化物、氮化硅、氧化物、氮氧化硅和氧化物，其中，第一緩沖層203a的厚度為800-900埃，研磨停止層200的厚度為300-400 埃。
[0029]接下來，在所述硬掩膜疊層結構上形成具有第一金屬電極202的頂部圖案207的光刻膠層206。形成光刻膠層206的工藝為本領域技術人員所熟習，在此不再加以贅述。
[0030]接著，如圖2B所示，在所述硬掩膜疊層結構中的第二硬掩膜層205中形成第一通孔207’，露出第一硬掩膜層204。形成第一通孔207’的工藝步驟包括:以光刻膠層206為掩膜，實施第一蝕刻來蝕刻第二硬掩膜層205，在其中形成第一通孔207’，作為示例，所述第一蝕刻可以采用C4Fs、Ar和O2作為基礎蝕刻氣體；通過灰化工藝去除光刻膠層206。
[0031]接著，如圖2C所示，在所述硬掩膜疊層結構上沉積側墻材料層208，填充第一通孔207’。作為示例，側墻材料層208的構成材料可以為氮化硅。然后，實施第二蝕刻以蝕刻側墻材料層208，露出第一硬掩膜層204的同時，使覆蓋第一通孔207’的側壁的側墻材料層208構成用于填充底部電極的第二通孔的圖案209，作為示例，所述第二蝕刻可以采用CF4、CHF3, Ar和O2作為基礎蝕刻氣體。
[0032]接著，如圖2D所示，以經(jīng)過所述第二蝕刻的側墻材料層208為掩膜，實施第三蝕刻以依次蝕刻第一硬掩膜層204、第二緩沖層203b、研磨停止層200和第一緩沖層203a，露出部分第一金屬電極202的同時，形成用于填充底部電極的第二通孔209’，作為示例，所述第三蝕刻可以采用Cl2、BCljP Ar作為基礎蝕刻氣體。
[0033]需要說明的是，上述形成用于填充底部電極的第二通孔209’的工藝過程只是一種示例。本領域技術人員完全可以理解的是，也可以通過實施其它適宜的工藝過程形成用于填充底部電極的通孔。
[0034]接著，如圖2E所示，沉積底部電極材料層210，以完全填充第二通孔209’。作為示例，底部電極材料層210的材料為鎢等。
[0035]接著，如圖2F所示，執(zhí)行化學機械研磨，直至露出研磨停止層200。所述化學機械研磨的研磨液對底部電極材料層210的研磨速率高于其對第二硬掩膜層205和第一硬掩膜層204的研磨速率，因此，最終形成的底部電極210’的頂端低于研磨停止層200的頂端。
[0036]接著，如圖2G所示，實施回蝕刻，去除研磨停止層200的同時使底部電極210 ’的頂端高于第一緩沖層203a的頂端。所述回蝕刻去除的第一緩沖層203a的厚度為100埃-200埃。所述回蝕刻的蝕刻氣體對研磨停止層200的蝕刻速率高于對底部電極210’的蝕刻速率，作為示例，所述回蝕刻的蝕刻氣體可以采用CF4、He和O2作為基礎蝕刻氣體。
[0037]至此，完成了根據(jù)本發(fā)明示例性實施例一的方法實施的工藝步驟。根據(jù)本發(fā)明，可以使形成的底部電極210’的頂端高于第一緩沖層203a的頂端，避免后續(xù)形成的相變材料層與底部電極210’之間出現(xiàn)接觸不良的情況。
[0038]參照圖3，其中示出了根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟的流程圖，用于簡要示出制造工藝的流程。
[0039]在步驟301中，提供半導體襯底，在半導體襯底上形成有層間介質層，在層間介質層中形成有金屬電極；
[0040]在步驟302中，在層間介質層上形成硬掩膜疊層結構，以覆蓋層間介質層和金屬電極，所述硬掩膜疊層結構包括自下而上層疊的第一緩沖層、研磨停止層、第二緩沖層、第一硬掩膜層和第二硬掩膜層；
[0041]在步驟303中，在所述硬掩膜疊層結構中形成用于填充底部電極材料層的通孔；
[0042]在步驟304中，沉積底部電極材料層，以完全填充所述通孔；
[0043]在步驟305中，執(zhí)行化學機械研磨，直至露出研磨停止層；
[0044]在步驟306中，實施回蝕刻，去除研磨停止層的同時使形成的底部電極的頂端高于第一緩沖層的頂端。
[0045][示例性實施例二]
[0046]接下來，可以通過后續(xù)工藝完成整個半導體器件的制作，包括:依次形成相變材料層和上層金屬電極，使底部電極210’的上端接觸相變材料層。
[0047][示例性實施例三]
[0048]本發(fā)明還提供一種電子裝置，其包括根據(jù)本發(fā)明示例性實施例二的方法制造的半導體器件。所述電子裝置可以是手機、平板電腦、筆記本電腦、上網(wǎng)本、游戲機、電視機、VCD、DVD、導航儀、照相機、攝像機、錄音筆、MP3、MP4、PSP等任何電子產(chǎn)品或設備，也可以是任何包括所述半導體器件的中間產(chǎn)品。所述電子裝置，由于使用了所述半導體器件，因而具有更好的性能。
[0049]本發(fā)明已經(jīng)通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內。本發(fā)明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【主權項】
1.一種半導體器件的制造方法，包括: 提供半導體襯底，在所述半導體襯底上形成有層間介質層，在所述層間介質層中形成有金屬電極； 在所述層間介質層上形成硬掩膜疊層結構，以覆蓋所述層間介質層和所述金屬電極，所述硬掩膜疊層結構包括自下而上層疊的第一緩沖層、研磨停止層、第二緩沖層、第一硬掩膜層和第二硬掩膜層； 在所述硬掩膜疊層結構中形成用于填充底部電極材料層的通孔； 沉積所述底部電極材料層，以完全填充所述通孔； 執(zhí)行化學機械研磨，直至露出所述研磨停止層； 實施回蝕刻，去除所述研磨停止層的同時使形成的底部電極的頂端高于所述第一緩沖層的頂端。2.根據(jù)權利要求1所述的方法，其特征在于，所述第一緩沖層、所述研磨停止層、所述第二緩沖層、所述第一硬掩膜層和所述第二硬掩膜層的構成材料分別選用氧化物、氮化硅、氧化物、氮氧化硅和氧化物。3.根據(jù)權利要求1所述的方法，其特征在于，所述第一緩沖層的厚度為800-900埃，所述研磨停止層的厚度為300-400埃。4.根據(jù)權利要求1所述的方法，其特征在于，所述回蝕刻去除的所述第一緩沖層的厚度為100埃-200埃。5.根據(jù)權利要求1所述的方法，其特征在于，所述回蝕刻的蝕刻氣體對所述研磨停止層蝕刻速率高于對所述底部電極的蝕刻速率。6.根據(jù)權利要求5所述的方法，其特征在于，所述回蝕刻的蝕刻氣體采用CF4、He和O2作為基礎蝕刻氣體。7.根據(jù)權利要求1所述的方法，其特征在于，實施所述回蝕刻之后，還包括依次形成相變材料層和另一金屬電極的步驟，使所述底部電極的上端接觸所述相變材料層。8.一種采用權利要求1-7之一所述的方法制造的半導體器件，所述半導體器件為相變存儲器，所述金屬電極的下端連通形成于所述半導體襯底上的電子元件，所述金屬電極的上端連通所述底部電極的下端。9.一種電子裝置，所述電子裝置包括權利要求8所述的半導體器件。
【文檔編號】H01L27/24GK105870053SQ201510033513
【公開日】2016年8月17日
【申請日】2015年1月22日
【發(fā)明人】周耀輝, 汪新學
【申請人】中芯國際集成電路制造(上海)有限公司