用于納米線cmos技術(shù)的用于多柵極功函數(shù)的技術(shù)的制作方法
【專利摘要】在一個方面中，提供了一種形成具有多個晶體管的CMOS器件的方法，多個晶體管具有不同的Vt，該方法包括：在晶片上形成納米線和焊盤，其中納米線被懸置在晶片的氧化物層上方的變化高度處；以及通過如下方式形成至少部分地圍繞每個納米線的一部分的晶體管的柵極堆疊：i)在納米線周圍并在納米線下方的晶片上沉積保形柵極電介質(zhì)；ii)在納米線周圍并在納米線下方的晶片上的保形柵極電介質(zhì)上沉積保形功函數(shù)金屬，其中基于納米線在氧化物層上方懸置的變化的高度而改變沉積在納米線周圍的保形功函數(shù)金屬的量；以及iii)在納米線周圍并在納米線下方的晶片上的保形功函數(shù)金屬上沉積保形多晶硅層。
【專利說明】
用于納米線CMOS技術(shù)的用于多柵極功函數(shù)的技術(shù)
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及納米線互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件并且更特別地涉及用于基于改變在掩埋氧化物(BOX)之上的納米線的懸置高度并且因此改變在納米線之下存在的柵極功函數(shù)金屬的量而控制納米線CMOS器件中閾值電壓(Vt)的技術(shù)?！颈尘凹夹g(shù)】
[0002]希望能夠控制在金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M 0 S F E T)器件中的閾值電壓 (Vt)。例如，一些M0SFET設(shè)計包括多個Vt，其中Vt隨著器件而變化。在其中在本體半導(dǎo)體中形成溝道的本體M0SFET設(shè)計中，通常通過摻雜而調(diào)整Vt。然而，在全耗盡器件中設(shè)置多個Vt 是挑戰(zhàn)性的，因為摻雜不再是調(diào)整Vt的選項。
[0003]改變在柵極堆疊中功函數(shù)設(shè)置金屬的量已經(jīng)用于在平面互補(bǔ)金屬氧化物半導(dǎo)體 (CMOS)器件中改變Vt。參見，例如，Chang等人的主題為“Techniques for Gate fforkfunct1n Engineering to Reduce Short Channel Effects in Planar CMOS Devices”的美國專利號8,673,731(下文中稱為“美國專利號8,673,731”)。如在美國專利號 8，673，731中所述，柵極中金屬越多，則Vt越低。
[0004]然而存在對于用于控制非平面器件配置中vt的高效和有效技術(shù)的需求。
【發(fā)明內(nèi)容】

[0005]本發(fā)明提供了用于基于改變在掩埋氧化物(BOX)之上的納米線的懸置高度并且因此改變在納米線下方存在的柵極功函數(shù)金屬的量而用于控制納米線互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件中的閾值電壓(Vt)的技術(shù)。在本發(fā)明的一個方面中，提供了一種形成具有具有不同閾值電壓的多個基于納米線的晶體管的CMOS器件的方法。該方法包括如下步驟:提供具有在襯底上的氧化物層的晶片;在晶片上形成納米線和焊盤，其中焊盤附接至納米線的相對端部并且將納米線錨定至晶片，以及其中納米線懸置在氧化物層之上的變化的高度處；以及通過以下形成至少部分地圍繞每個納米線的一些部分的基于納米線的晶體管的柵極堆疊:i)在納米線周圍并且在納米線下方的晶片上沉積保形的柵極電介質(zhì)；ii)在納米線周圍并且在納米線下方的晶片上在保形柵極電介質(zhì)上沉積保形功函數(shù)金屬，其中基于納米線基懸置在氧化物層之上的變化的高度而改變在納米線周圍沉積的保形功函數(shù)金屬的量； 以及iii)在納米線周圍并且在納米線下方的晶片上的保形功函數(shù)金屬上沉積保形多晶硅層，其中至少部分地由柵極堆疊圍繞的納米線的部分用作基于納米線的晶體管的溝道區(qū)域，其中從柵極堆疊和焊盤延伸出的納米線的部分用作基于納米線的晶體管的源極和漏極區(qū)域，以及其中基于納米線的晶體管基于圍繞納米線沉積的保形功函數(shù)金屬的變化的量而具有不同的閾值電壓。
[0006]在本發(fā)明的另一方面中，提供了一種具有多個基于納米線的晶體管的CMOS器件， 晶體管具有不同的閾值電壓。CMOS器件包括:具有在襯底上的氧化物層的晶片；晶片上的納米線和焊盤，其中焊盤附接至納米線的相對端部并且將納米線錨定至晶片，以及其中納米線懸置在氧化物層之上的變化的高度處；以及至少部分地圍繞每個納米線一部分的基于納米線的晶體管的柵極堆疊，柵極堆疊包括i)在納米線周圍并在納米線下方的晶片上的保形柵極電介質(zhì)；ii)在納米線周圍并且在納米線下方的晶片上的保形柵極電介質(zhì)上的保形功函數(shù)金屬，其中圍繞納米線沉積的保形功函數(shù)金屬的量取決于納米線懸置在氧化物層之上的變化的高度；以及iii)在納米線周圍并在納米線下方的晶片上的保形功函數(shù)金屬上的保形多晶硅層，其中至少部分地由柵極堆疊圍繞的納米線的部分用作基于納米線的晶體管的溝道區(qū)域，其中從柵極堆疊和焊盤延伸出的納米線的部分用作基于納米線的晶體管的源極和漏極區(qū)域，以及其中基于納米線的晶體管基于在納米線周圍沉積的保形功函數(shù)金屬的變化的量而具有不同的閾值電壓。
[0007]通過參考以下詳細(xì)說明書和附圖將獲得對于本發(fā)明、以及本發(fā)明的特征和優(yōu)點的更完整理解。【附圖說明】
[0008]圖1是示出了根據(jù)本發(fā)明實施例的用于形成納米線互補(bǔ)金屬氧化物半導(dǎo)體(CMOS) 器件的開始結(jié)構(gòu)的剖視圖，包括具有由氧化物層與襯底分隔的SOI層的絕緣體上半導(dǎo)體 (SOI)晶片；
[0009]圖2是示出了根據(jù)本發(fā)明實施例的SOI層的階梯狀表面已經(jīng)形成在晶片的第一區(qū)域I和第二區(qū)域II中的剖視圖；
[0010]圖3是示出了根據(jù)本發(fā)明實施例的SOI層的階梯狀表面已經(jīng)形成在晶片的第三區(qū)域III中的剖視圖；
[0011]圖4是示出了根據(jù)本發(fā)明實施例的外延半導(dǎo)體材料層已經(jīng)生長在S0I層的階梯狀表面上的剖視圖；[0〇12]圖5是示出了根據(jù)本發(fā)明實施例的鰭已經(jīng)圖案化在外延半導(dǎo)體層/S0I層中的剖視圖；
[0013]圖6是示出了根據(jù)本發(fā)明實施例的錨定焊盤(與鰭)可以如何圖案化在外延半導(dǎo)體層/S0I層中的三維視圖；
[0014]圖7是示出了根據(jù)本發(fā)明實施例的已經(jīng)從鰭相對于外延半導(dǎo)體層選擇性地移除 S0I層以從鰭釋放外延層、以及由此形成器件的懸置納米線的剖視圖；
[0015]圖8是示出了根據(jù)本發(fā)明實施例的納米線已被整形以形成圓形截面形狀的剖視圖；
[0016]圖9是示出了根據(jù)本發(fā)明實施例的已懸置/整形的納米線和焊盤的三維視圖；
[0017]圖10是示出了根據(jù)本發(fā)明實施例的保形柵極電介質(zhì)已均厚沉積在晶片上并且圍繞納米線的剖視圖；
[0018]圖11是示出了根據(jù)本發(fā)明實施例的在晶片上并圍繞納米線的保形柵極電介質(zhì)上已經(jīng)均厚沉積保形柵極金屬層的剖視圖，其中納米線的懸置高度確定了在納米線上保形柵極金屬層是否與晶片上的保形柵極金屬層融合；
[0019]圖12是示出了根據(jù)本發(fā)明實施例的在晶片上并圍繞納米線的保形柵極金屬層上已經(jīng)均厚沉積保形多晶硅層的剖視圖；
[0020]圖13是示出了根據(jù)本發(fā)明實施例的在氧氣環(huán)境中退火已經(jīng)用于在柵極電介質(zhì)和納米線之間的界面處形成保形氧化物層的剖視圖；
[0021]圖14是示出了根據(jù)本發(fā)明實施例的用于形成納米線CMOS器件的備選開始結(jié)構(gòu)的剖視圖，備選開始結(jié)構(gòu)包括具有由氧化物層與襯底分隔的SOI層(其中將形成納米線和焊盤)的SOI晶片；
[0022]圖15是示出了根據(jù)本發(fā)明實施例的已經(jīng)在SOI層中圖案化納米線的剖視圖；
[0023]圖16是示出了根據(jù)本發(fā)明實施例的錨定焊盤(與鰭)可以如何圖案化在SOI層中的二維視圖；[〇〇24]圖17是示出了根據(jù)本發(fā)明實施例的氧化物層已經(jīng)被凹陷至在晶片的第一區(qū)域I’ 中的納米線下方的第一深度D1從而在氧化物層之上懸置納米線的剖視圖；[〇〇25]圖18是示出了根據(jù)本發(fā)明實施例的氧化物層已經(jīng)被凹陷至在晶片的第二區(qū)域II’ 中第二深度D2的剖視圖；[〇〇26]圖19是示出了根據(jù)本發(fā)明實施例的氧化物層已經(jīng)被凹陷至在晶片的第三區(qū)域 III’中第三深度D3的剖視圖；[〇〇27]圖20是示出了根據(jù)本發(fā)明實施例的已被整形以形成圓形截面形狀的納米線的剖視圖；[〇〇28]圖21是示出了根據(jù)本發(fā)明實施例的已懸置/整形的納米線和焊盤的三維視圖；
[0029]圖22是示出了根據(jù)本發(fā)明實施例的已經(jīng)在晶片上并圍繞納米線均厚沉積保形柵極電介質(zhì)的剖視圖；
[0030]圖23是示出了根據(jù)本發(fā)明實施例的在晶片上并圍繞納米線的保形柵極電介質(zhì)上已經(jīng)均厚沉積保形柵極金屬層的剖視圖，其中納米線的懸置高度確定了在納米線上的保形柵極金屬層是否與晶片上保形柵極金屬層融合；
[0031]圖24是示出了根據(jù)本發(fā)明實施例的在晶片上并圍繞納米線的保形柵極金屬層上已經(jīng)均厚沉積保形多晶硅層的剖視圖；以及
[0032]圖25是示出了根據(jù)本發(fā)明實施例的在氧氣環(huán)境中退火已經(jīng)被用于在柵極電介質(zhì)和納米線之間的界面處形成保形氧化物層的剖視圖?！揪唧w實施方式】[〇〇33]在此提供了用于使用柵極優(yōu)先工藝來控制納米線互補(bǔ)金屬氧化物半導(dǎo)體(CMOS) 器件的閾值電壓(vt)的技術(shù)，其中調(diào)制在下方氧化物(例如掩埋氧化物(BOX)或高密度等離子(HDP)氧化物)之上的納米線的懸置高度，以控制在納米線下方沉積多少功函數(shù)設(shè)置柵極金屬。另一方面，納米線可以在下方氧化物之上懸置足夠高以使得功函數(shù)設(shè)置柵極金屬可以完全圍繞納米線。備選地，納米線可以懸置足夠低以使得在納米線下方?jīng)]有放置功函數(shù)設(shè)置柵極金屬。如上所述，功函數(shù)設(shè)置柵極金屬存在的量越大，則Vt越低。這兩種情形的變化可以用于進(jìn)一步調(diào)制柵極金屬的量以及因此調(diào)制Vt。例如，如以下詳細(xì)所述，通過降低懸置高度，沉積在納米線周圍的功函數(shù)設(shè)置柵極金屬可以與沉積在晶片上的功函數(shù)設(shè)置柵極金屬融合，由此增加了功函數(shù)設(shè)置柵極金屬的量并且因此進(jìn)一步降低Vt。
[0034]額外地，在其中懸置的納米線足夠低從而在納米線下方不存在功函數(shù)設(shè)置柵極金屬的情形中，并且如果柵極堆疊的高k柵極電介質(zhì)與下方氧化物(例如BOX或HDP氧化物)接觸，則下方的氧化物可以用作擴(kuò)散通過高k柵極電介質(zhì)的氧的來源并且氧化了納米線。在納米線和柵極電介質(zhì)之間界面處的氧化減小了vt。參見，例如，2015年3月27日提交的、標(biāo)記為律師文檔編號Y0R920140451US1、題名為“Techniques for Dual Dielectric Thickness for a Nanowire CMOS Technology Using Oxygen Growth” 的美國專利申請序列號 14/ 671，041(下文中稱作“律師文檔編號Y0R920140451US1”)，該申請的內(nèi)容在此通過引用的方式并入本文，如同在此全文闡述一樣。如在此使用的術(shù)語“高k”涉及具有大于硅介電常數(shù) (也即11.7)的介電常數(shù)k的材料。僅在納米線和柵極電介質(zhì)(基于氧氣環(huán)境)之間的界面處發(fā)生最小氧化物生長，其中高k和下方氧化物并未接觸。因此，也可以調(diào)整氧化物生長的量以控制Vt。
[0035]本發(fā)明的技術(shù)總體涉及控制納米線的懸置高度以調(diào)整懸置納米線和下方氧化物 (例如BOX或HDP氧化物)之間的間距。僅借由示例的方式，在此展示了用于改變納米線懸置高度(也即納米線在下方氧化物之上的懸置所處高度)的兩種示意性技術(shù)。在第一示例性實施例中，納米線形成在犧牲層的階梯狀表面上。從納米線下方移除犧牲層導(dǎo)致納米線懸置在不同高度處。在第二示例性實施例中，在納米線下方底切下方氧化物以釋放/懸置納米線。改變底切的深度以在不同高度處懸置納米線。
[0036]現(xiàn)在借由參考示出了用于形成納米線CMOS器件的示例性方法的圖1-圖13描述用于使用階梯狀表面以在不同高度處懸置納米線的第一實施例。如圖1中所示，方法開始于絕緣體上半導(dǎo)體(S0I)晶片。S0I晶片包括由氧化物層104 (例如二氧化硅(Si02))與襯底102分隔的S0I層106。氧化物層104可以是掩埋氧化物或HDP氧化物層。如本領(lǐng)域已知的那樣，BOX 可以使用諸如通過注入氧(SIM0X)的分隔之類的注入工藝或借由晶片接合技術(shù)形成在晶片中。在該示例中，階梯狀表面將形成在S0I層106的與氧化物層104相對的側(cè)面上。納米線將形成在該階梯狀表面上，在此之后將移除S0I層106以釋放并懸置納米線。S0I層106因此是犧牲層。[〇〇37] 為了確保相對于納米線而選擇性移除S0I層106，S0I層106優(yōu)選地由可以相對于納米線材料被選擇性刻蝕的材料形成。僅借由示例的方式，當(dāng)存在娃(Si)納米線時，用于形成 S0I層106的合適的犧牲材料包括但不限于硅鍺(SiGe)。在該情形中，開始晶片是絕緣體上 SiGe晶片。[〇〇38]為了在S0I層106上形成階梯狀表面，執(zhí)行一系列掩蔽和刻蝕步驟。該工藝圖示在圖2和圖3中。通常，工藝涉及掩蔽晶片的一個或多個區(qū)域，并且執(zhí)行刻蝕以減小在晶片的一個或多個其他區(qū)域中S0I層106的厚度。結(jié)果是具有至少兩個不同厚度的S0I層106。可以重復(fù)工藝以進(jìn)一步減小在晶片的一個或多個額外區(qū)域中S0I層106的厚度。這些不同厚度的區(qū)域為S0I層106的表面給出階梯狀設(shè)計。[〇〇39]因為納米線將形成在S0I層106上，因此一旦移除了S0I層106,則S0I層106的厚度將確定納米線的懸置高度。因此，根據(jù)示例性實施例，S0I層106的開始厚度等同于最大納米線懸置高度。減小在晶片的其他區(qū)域中S0I層106的厚度將用于將在那些其他區(qū)域中納米線的懸置高度降低至低于該最大高度。
[0040]在附圖和以下說明書中，對于為了方便而將晶片的不同區(qū)域標(biāo)記為區(qū)域1、區(qū)域II 等。在以下示例中，納米線懸置高度將從區(qū)域I至區(qū)域II而減小，并且從區(qū)域II至區(qū)域III再度減小，其中區(qū)域I包含在氧化物層104之上懸置在最大高度處的納米線以及區(qū)域III具有在氧化物層104之上懸置在最低高度處的納米線。僅為了說明描述的容易和清楚而如此，并且本發(fā)明技術(shù)不應(yīng)解讀為被限定于任何特定的配置。
[0041]現(xiàn)在將詳細(xì)描述用于在SOI層106上形成階梯狀表面的掩蔽和刻蝕工藝。如圖2中所示，在晶片的第一區(qū)域(在該示例中區(qū)域I)之上形成掩模202?？梢允褂脴?biāo)準(zhǔn)的光刻和刻蝕技術(shù)形成掩模。掩模202將防止在晶片的區(qū)域I中SOI層106厚度的減小。也即，諸如反應(yīng)性刻蝕(RIE)的刻蝕工藝接著用于在晶片的未遮蔽區(qū)域(在本示例中諸如區(qū)域II)中SOI層106 的厚度。當(dāng)在晶片的區(qū)域II中獲得所需減小厚度時，刻蝕可以終止。[〇〇42] SOI層106現(xiàn)在具有階梯狀表面，在區(qū)域I和區(qū)域II中分別具有兩個不同的厚度T1 和T2,其中T1>T2。為了進(jìn)一步說明本工藝，SOI層106可選地在晶片的區(qū)域III中減小至第三厚度。參見圖3。利用相同的普通工藝以進(jìn)一步在晶片的該第三區(qū)域中階梯化表面。也即，掩模302形成在晶片的區(qū)域II之上。假設(shè)掩模202保持在覆蓋了區(qū)域I的位置中。隨后使用定時刻蝕以將晶片的區(qū)域III中S0I層106的厚度減小至厚度T3,其中T1>T2>T3。在最終階梯狀刻蝕之后，可以移除掩模202、302等。[〇〇43]為了形成納米線，將外延半導(dǎo)體材料402沉積至S0I層106的階梯狀表面上(也即在 S0I層與氧化物層104相對的側(cè)面上)。當(dāng)從S0I層106釋放時，外延半導(dǎo)體材料將形成器件的懸置納米線。如上所突出顯示，將使用選擇性刻蝕工藝從納米線的下方移除S0I層106。因此，采用以用于形成納米線的外延半導(dǎo)體材料402優(yōu)選地是實現(xiàn)面對面選擇性刻蝕S0I層的材料。僅借由示例的方式，當(dāng)S0I層由SiGe形成時(參見以上)，則外延Si將是用于外延半導(dǎo)體材料402的合適的選擇，因為使用許多不同的濕法或干法刻蝕工藝可以有效地相對于Si 而選擇性刻蝕SiGe(參見下文)。[〇〇44]外延半導(dǎo)體材料402在S0I層106的階梯狀表面上優(yōu)選地形成為均勻厚度TEPITaxy。 這將確保由其所形成的納米線具有均勻尺寸。然而，如圖3中所示，因為外延半導(dǎo)體材料402 形成在階梯狀表面上，外延半導(dǎo)體材料402將在晶片的不同區(qū)域中以不同高度存在于氧化物層104之上。根據(jù)示例性實施例，在S0I層106上，外延半導(dǎo)體材料402生長至從約5納米 (nm)至約20nm的均勾厚度Tepitaxy，并且范圍在其之間。[〇〇45]隨后在外延半導(dǎo)體材料402/S0I層106中圖案化鰭。參見圖5。為了圖案化鰭，硬掩模502首先形成在外延半導(dǎo)體材料402的與S0I層106相對的側(cè)上。硬掩膜掩蔽了納米線(以及優(yōu)選地錨定焊盤)的占用面積和位置。也即，為了實現(xiàn)完全懸置的納米線，通常在納米線的相對端部處利用錨定焊盤或簡單的焊盤以將納米線錨定至晶片。每個納米線可以具有其自己的錨定焊盤集合，或者可以使用共用焊盤集合而錨定多個納米線(例如其中焊盤附接至納米線的相對端部處，形成了具有類似梯子橫檔設(shè)置的納米線的梯狀配置-參見例如 Chang等人的主題為 “D1de Structure and Method for Gate All Around Silicon Nanowire Technologies”的美國專利號8，927，397，該申請的內(nèi)容在此通過引用整體并入本文，如同在此全文闡述一樣)。在此構(gòu)思了任一配置。[〇〇46]在圖6中示出了硬掩模502以及在外延半導(dǎo)體材料402和階梯狀S0I層106中圖案化的鰭和焊盤的示例性三維視圖。僅借由示例的方式，圖5表示圖6中穿過線A-A’切割得到的剖視圖。在附圖中所示的示例中，晶片的每一個區(qū)域存在一個鰭/納米線(以及焊盤集合)。 這僅是為了描述說明的方便和清楚，并且在此預(yù)期了其中在每個區(qū)域中存在多個鰭/納米線的實施例。[〇〇47]如圖6中所示，硬掩模502具有鰭和焊盤的形狀(占用面積)和位置。此外，由于S0I層106的改變的厚度，外延半導(dǎo)體材料402和硬掩模502在氧化物層104之上處于改變的高度處。在鰭/焊盤刻蝕之后，可以移除硬掩模502。[〇〇48]切換返回至剖視圖，如圖7中所示，隨后從鰭相對于外延半導(dǎo)體材料402而移除(犧牲)SOI層106?，F(xiàn)在從鰭釋放的外延半導(dǎo)體材料402形成了懸置在氧化物層104之上(在變化的高度處)的器件的納米線702。在所示的示例中，基于SOI層106具有厚度T1、T2和T3,其中 T1>T2>T3(參加以上)，納米線702在晶片的區(qū)域1、區(qū)域II和區(qū)域III中分別懸置在高度H1、 H2 和 H3處，其中 HI >H2>H3。[〇〇49] 根據(jù)示例性實施例，SOI層106由SiGe形成，外延半導(dǎo)體材料402由Si形成，以及使用化學(xué)刻蝕劑相對于外延半導(dǎo)體材料402從鰭選擇性移除SOI層106,化學(xué)刻蝕劑利用了 SiGe SOI層106與外延半導(dǎo)體材料402相比的較低的氧化潛在可能性。該刻蝕劑的示例包括但不限于，HF:過氧化氫(H2〇2):乙酸(CH3C00H)的1: 2:3混合物，或者硫酸(H2S〇4)和H2〇2的混合物。備選地，可以使用干法刻蝕工藝諸如氧氣(〇2)等離子刻蝕或通常用于刻蝕的等離子化學(xué)而相對于外延半導(dǎo)體材料402移除S0I層106。
[0050]為了將焊盤錨定至晶片，需要使得S0I層106保持在焊盤下方。在從鰭移除S0I層 106期間，可能稍微橫向刻蝕了構(gòu)成焊盤的S0I層106(參見例如圖6-如上所述)。然而該橫向刻蝕的量是最小的，因為在焊盤下方S0I層106的量比鰭中S0I層106的量相對更大。因此，在執(zhí)行足以從鰭釋放納米線702的刻蝕之后，焊盤下方的大多數(shù)S0I層106將保留。[〇〇51] 一旦被懸置，則可選地整形納米線702以給予它們圓形的截面形狀。參見圖8。借由示例的方式，該整形可以通過在含氫氣氛中退火納米線702而實現(xiàn)。示例性的退火溫度從約 600攝氏度(°C)至約1000°C，并且可以利用從約600torr至約700torr的氫氣壓力?？梢岳?Bangsaruntip等人的主題為 “Maskless Process for Suspending and Thinning Nanowires”的美國專利申請?zhí)?，884，004中找到用于整形納米線的示例性技術(shù)，該申請的內(nèi)容在此通過引用并入本文，如同在此闡述一樣。在該整形工藝期間也薄化了納米線702。 根據(jù)示例性實施例，一旦整形，納米線702具有圓形截面形狀，具有從約5nm至約20nm的截面直徑，并且在其之間范圍變化。如果如此期望，則也可能使用例如高溫氧化工藝進(jìn)一步薄化納米線。用于使用高溫氧化薄化納米線的工藝描述在例如Chang等人的主題為“D1de Structure and Method for Gate All Around Silicon Nanowire Technologies”的美國專利號8,927,397(下文中稱作“美國專利號8,927,397”)中，該申請的內(nèi)容在此通過引用并入本文，如同在此闡述一樣。[〇〇52]為了清楚起見，圖9提供了在氧化物層104之上懸置在不同高度處的納米線702的三維示意圖。在該示例中納米線702已經(jīng)如上所述整形，并且由焊盤在納米線702的相對端部處錨定至晶片。參見圖9。僅借由示例的方式，圖8代表了圖9中穿過線B-B’切割的剖面。 [〇〇53]納米線702將用作用于將形成在晶片上的一個或多個基于納米線的晶體管的基礎(chǔ)。每個晶體管將具有由納米線702互連的源極和漏極。柵極堆疊或多個堆疊將至少部分地圍繞每個納米線702的一部分。如在此所使用的術(shù)語“柵極堆疊”涉及形成在納米線702上并圍繞納米線702的材料的多個層，共同地形成了基于納米線的晶體管的柵極。在本示例中， 每個柵極堆疊將包括柵極電介質(zhì)、功函數(shù)金屬和多晶硅(Poly-Si)層。納米線702由柵極堆疊圍繞的部分將用作晶體管的溝道區(qū)域。納米線從柵極堆疊延伸出的部分以及焊盤將用作晶體管的源極和漏極區(qū)域。共同地，這些晶體管將構(gòu)成本發(fā)明的納米線CMOS器件。在本示例中，一個基于納米線的晶體管將形成在晶片的每個區(qū)域中。然而，這僅是一個示例性配置， 并且在此設(shè)計預(yù)期納米線CMOS器件，其中在一個或多個區(qū)域中形成(使用如在此所述相同工藝)多個晶體管。[〇〇54]如以上突出顯示的那樣，將基于在柵極堆疊中存在的功函數(shù)設(shè)置金屬(或簡單的功函數(shù)金屬)的量而調(diào)整基于納米線的晶體管的vt。柵極堆疊中存在的功函數(shù)金屬的量由納米線702的懸置高度控制?，F(xiàn)在將描述用于在柵極堆疊中功函數(shù)工程設(shè)計的方法。[〇〇55] 切換返回至穿過納米線702的剖視圖，圖10示出了已經(jīng)沉積在納米線702上以及在晶片上(也即在氧化物層104與襯底102相對側(cè)上)的保形柵極電介質(zhì)1002。使用用于放置柵極的保形沉積工藝電介質(zhì)確保了柵極電介質(zhì)沉積在(懸置)納米線702周圍，包括在納米線 702和氧化物層104之間的納米線702下方的間隙內(nèi)。[〇〇56]合適的保形沉積工藝包括但不限于:原子層沉積(ALD)或化學(xué)氣相沉積(CVD)。合適的柵極電介質(zhì)材料包括但不限于高k電介質(zhì)材料:諸如氧化鉿(Hf02)或氧化鑭(La02)。根據(jù)示例性實施例，在單個保形沉積步驟中相同的電介質(zhì)材料沉積在每個納米線702周圍。然而，如果需要的話，人們可以可選地改變在所形成的不同基于納米線的晶體管中所使用的柵極電介質(zhì)材料。[〇〇57] 如圖10中所示，柵極電介質(zhì)1002沉積在納米線702和晶片上至均勻厚度Twelectric。 根據(jù)不例性實施例，Tdielectric是從約lnm至約5nm，并且在其之間范圍變化。以該方式沉積的柵極電介質(zhì)1002(和其他柵極堆疊材料)的厚度將減小在納米線702和下方氧化物層104之間的在納米線702下方的間隙，由此限制了可以圍繞納米線702布置的柵極堆疊材料(在該情形中最顯著地為功函數(shù)金屬)的量。在所示的示例中，在柵極電介質(zhì)1002的沉積之后，在每個納米線702下方仍然存在間隙。然而明顯的是，在此構(gòu)思了實施例，其中柵極電介質(zhì) 1002的形成封閉了一個和多個納米線702下方的間隙(諸如在具有最低懸置高度的本示例的區(qū)域III中的那些)。在該情形中，沉積在納米線702上的柵極電介質(zhì)1002將與沉積在氧化物層104上的柵極電介質(zhì)1002接觸。該配置允許氧化物層104用作氧的額外來源，這將導(dǎo)致在納米線702和柵極電介質(zhì)1002的界面處更大量的氧化物。參見例如律師文檔編號 Y0R920140451US1 的圖 9。[〇〇58]接著，如圖11中所示，在晶片上并在納米線702周圍的柵極電介質(zhì)1002上沉積保形功函數(shù)金屬1102。具體地，使用保形沉積工藝，諸如ALD和CVD，在晶片上(也即在柵極電介質(zhì) 1002與氧化物層104相對的側(cè)上)并圍繞納米線702(也即在柵極電介質(zhì)1002與納米線702相對的側(cè)上)沉積保形功函數(shù)金屬1102至均勻厚度Tmetal。根據(jù)示例性實施例，在氧化物層104 之上的柵極電介質(zhì)1002上并圍繞納米線，沉積保形功函數(shù)金屬1102至從約5nm至約20nm的均勻厚度Tmetal，并且在之間范圍變化。
[0059]所采用的特定功函數(shù)金屬可以取決于是否需要n溝道或p溝道基于納米線的晶體管而改變。合適的n型功函數(shù)金屬包括但不限于鑭、鈦和鉭。合適的p型功函數(shù)金屬包括但不限于鋁、鏑、釓和鐿。
[0060]在附圖中所示的示例中，基于納米線702的改變的懸置高度，在功函數(shù)金屬1102的沉積之后，當(dāng)納米線702周圍功函數(shù)金屬1102與在晶片的區(qū)域II和區(qū)域III中沉積的功函數(shù)金屬1102接合時，在晶片的區(qū)域I中仍然在納米線702下方存在間隙。此外，基于在晶片的區(qū)域II中納米線懸置在比晶片的區(qū)域III中更大的高度處，在晶片的區(qū)域II中沉積在納米線周圍和下方的功函數(shù)金屬1102的量大于在晶片的區(qū)域III中沉積在納米線周圍和下方的功函數(shù)金屬1102的量。[0061 ]具體地，在晶片的區(qū)域II和區(qū)域III中，沉積在納米線702周圍的功函數(shù)金屬1102 與沉積在晶片上功函數(shù)金屬1102的融合導(dǎo)致與晶片的區(qū)域I中相比在納米線下方存在更大量的功函數(shù)金屬1102。與晶片區(qū)域III中相比區(qū)域II中更大的納米線懸置高度允許在與晶片上功函數(shù)金屬1102融合發(fā)生之前在納米線周圍沉積更多的功函數(shù)金屬1102。結(jié)果，在晶片的區(qū)域II中在納米線702周圍和下方存在最大量的功函數(shù)金屬1102,并在晶片的區(qū)域I中在納米線702的周圍和下方存在最小量的功函數(shù)金屬1102。在晶片的區(qū)域III中在納米線 702周圍和下方存在的功函數(shù)金屬1102的量介于區(qū)域I和區(qū)域II之間。
[0062]如上所述，存在的功函數(shù)金屬的量影響對應(yīng)的基于納米線的晶體管的Vt，也即其中存在的功函數(shù)設(shè)置柵極金屬的量越大_Vt越低。因此在本示例中，因為存在的功函數(shù)金屬的量(amt.WF)在區(qū)域II中比在區(qū)域III中更大，并且存在的功函數(shù)金屬的量(amt.WF)在區(qū)域III中比在區(qū)域I中更大(也即amt.WFREGiciN n>amt.WFREGi〇N m>amt.WFREGi〇N I)，則形成在區(qū)域II中晶體管的Vt將小于形成在晶片的區(qū)域III中晶體管的Vt，并且形成在晶片區(qū)域III中晶體管的Vt將小于形成在晶片區(qū)域I中晶體管的Vt (也即VtREGIQN II〈VtREGIQN III〈VtREGIQN I)。
[0063]因此，根據(jù)本發(fā)明技術(shù)，可以基于形成在納米線702上和周圍的柵極堆疊中所存在的功函數(shù)金屬的量而有效地調(diào)整基于納米線的晶體管的Vt。接著，如上所述，基于納米線的懸置高度而調(diào)整存在于納米線上和周圍的功函數(shù)金屬的量。[〇〇64]接著，如圖12中所示，隨后在晶片上并在納米線702周圍的功函數(shù)金屬1102上均厚沉積保形多晶硅層1202。具體地，使用保形沉積工藝，諸如ALD或CVD，在晶片上(也即在功函數(shù)金屬1102與柵極電介質(zhì)1002相對側(cè)上)并圍繞納米線702(也即在功函數(shù)金屬1102與柵極電介質(zhì)1002相對側(cè)上)沉積多晶硅層1202至均勻厚度Tpoly-si。根據(jù)示例性實施例，在晶片上并圍繞納米線702,多晶硅層1202沉積至從約10nm至約30nm的均勻厚度Tpoly-si〇 [〇〇65]基于納米線的改變的懸置高度，多晶硅層1202僅存在于晶片區(qū)域I中納米線702下方。在晶片的區(qū)域II和區(qū)域III中，功函數(shù)金屬1202已經(jīng)封閉了在那些區(qū)域中納米線702下方的間隙。[〇〇66]最終，如圖13中所示，隨后使用在氧氣氛中退火以在柵極電介質(zhì)1002和納米線702 之間的界面處形成保形氧化物層1302。在保形柵極電介質(zhì)和納米線之間的界面處由于柵極電介質(zhì)(例如與納米線中半導(dǎo)體材料(例如Si，從Hf02竊取氧并使其稍微亞化學(xué)計量) 的相對氧親和力以及氧化物生長的金屬催化而發(fā)生氧化。因此，所形成的保形氧化物層是納米線中的半導(dǎo)體材料的氧化物，分別例如針對Si線的Si02，針對鍺(Ge)或硅鍺(SiGe)納米線的二氧化鍺(Ge02)或氧化硅鍺，參見下文。根據(jù)示例性實施例，以從約5分鐘至約15分鐘并且在之間范圍變化的持續(xù)時間，在從約250°C至約500°C并在之間范圍變化的溫度下執(zhí)行退火。[〇〇67]在圖13中所示的示例中，圍繞每個納米線702形成的氧化物層1302具有均勻厚度 T0XIDE。這是由于同時并且對于每個晶體管在相同條件下執(zhí)行氧化，以及進(jìn)一步由于這樣的事實-在晶片的所有三個區(qū)域中-納米線702周圍的柵極電介質(zhì)1002并未直接物理接觸下方的氧化層104。也即，在所有三個區(qū)域中，存在至少一個其他柵極堆疊材料，將納米線702周圍的柵極電介質(zhì)1002與晶片上的柵極電介質(zhì)1002分隔。
[0068]然而，如果納米線702周圍柵極電介質(zhì)1002的任何區(qū)域與下方氧化物層104直接物理接觸(這將是如果納米線702周圍的柵極電介質(zhì)1002與晶片上的柵極電介質(zhì)1002融合的情形)，則氧化物層104將用作氧的額外來源，氧的額外來源將通過例如高k電介質(zhì)擴(kuò)散至柵極電介質(zhì)1002和納米線702之間的界面。這將導(dǎo)致在該區(qū)域中在納米線702周圍形成較厚的氧化物層1302。為了描述和示出形成在納米線/柵極的電介質(zhì)界面處的較厚氧化物，參見律師文檔編號 Y0R920140451US1。
[0069]如上所述，在此構(gòu)思其他技術(shù)應(yīng)用于改變納米線的懸置高度。也即，根據(jù)另一示例性實施例，在納米線下方底切下方的氧化物以釋放/懸置納米線，其中改變底切的深度以在不同高度處懸置納米線?，F(xiàn)在將借由參考圖14-圖25的方式描述該實施例。
[0070]開始于圖14，在該示例中的開始結(jié)構(gòu)是具有由氧化物(例如BOX或HDP氧化物)1404 與襯底1402分隔的SOI層1406的SOI晶片。通過與如上所示的示例性工藝流程對比，在該情形中將在SOI層1406中形成納米線和錨定焊盤。僅借由示例的方式，SOI層1406可以由諸如 S 1、鍺(Ge)或S iGe的半導(dǎo)體材料形成。[〇〇71]隨后可以使用標(biāo)準(zhǔn)的光刻和刻蝕以在S0I層1406中圖案化納米線(和焊盤-參見下文)。根據(jù)示例性實施例，采用納米線1502的占用面積和位置在S0I層1406上形成硬掩模 1504。諸如RIE的刻蝕隨后用于在S0I層1406中圖案化納米線1502(和焊盤)。[〇〇72] 在圖16中示出了硬掩模1504以及在S0I層1406中圖案化的納米線1502和焊盤的示例性三維視圖。僅借由示例的方式，圖15代表在圖16中穿過線C-C’切割的剖視圖。在附圖中所示的示例中，在每個晶片區(qū)域存在一個納米線(以及焊盤的集合)。這僅是為了描述說明的方便和清楚，并且在此設(shè)計預(yù)期了其中在每個區(qū)域中存在多個納米線的實施例。如圖16 中所示，納米線1502和焊盤優(yōu)選地具有梯狀配置，其中納米線設(shè)置為類似梯子的橫檔。
[0073]使用一系列掩蔽和刻蝕步驟，氧化物層1404隨后被凹陷至納米線下方不同的深度，由此i)從下方的氧化物層1404釋放納米線1502以及ii)在氧化物層1404之上在不同高度處懸置納米線1502。也即，如圖17中所示，執(zhí)行第一刻蝕以將氧化物層1404凹陷至在每個納米線1502下方的第一深度D1。
[0074]根據(jù)示例性實施例，使用各向同性刻蝕工藝諸如稀釋氫氟酸(DHF)執(zhí)行氧化物層 1404的該凹陷刻蝕。在室溫下，100:1DHF每分鐘從氧化物層1404刻蝕約2nm至約3nm。因此， 可以控制刻蝕的時間以控制氧化物層1404在納米線1502下方凹陷(底切)多少。[〇〇75]為了將晶片的第一區(qū)域I’處凹陷的氧化物層1404的深度維持在D1，形成覆蓋了晶片區(qū)域I’的掩模1802,以防止在該區(qū)域中進(jìn)一步刻蝕氧化物層1404。參見圖18。根據(jù)示例性實施例，由傳統(tǒng)的光致抗蝕劑或氮化物掩蔽材料(諸如氮化硅(SiN))形成掩模1802。定時刻蝕(例如在DHF中)隨后用于在晶片的第二區(qū)域II’中底切氧化物層1404至納米線1502下方的第二深度D2。[〇〇76]氧化物層1404現(xiàn)在凹陷至納米線下方兩個不同的深度，也即在晶片區(qū)域I’中的深度D1以及在晶片的區(qū)域II’中的深度D2-其中D2>D1。為了進(jìn)一步說明本工藝，在晶片第三區(qū)域III’中可選地進(jìn)一步凹陷氧化物層1404至深度D3。參見圖19。采用相同的普通工藝以在晶片的該第三區(qū)域中凹陷氧化物層1404。也即，在晶片的區(qū)域II’之上形成掩模1902。假設(shè)掩模1902保持在覆蓋區(qū)域I’的適當(dāng)位置。定時刻蝕隨后用于在晶片的區(qū)域III’中進(jìn)一步凹陷納米線1502下方的氧化物層1404至在晶片的第三區(qū)域III’中納米線1502下方的第三深度D3。[〇〇77]在最終刻蝕之后，可以移除掩模1802U902等。在附圖中所示的示例中，納米線 1502現(xiàn)在在氧化物層1404之上懸置在三個不同高度處，也即分別在晶片的區(qū)域r、ir和 III’中的H1’、H2’和H3’。參見下文。[〇〇78]隨后采用如上所述相同基本工藝流程以(可選地)整形納米線1502并形成圍繞納米線的柵極堆疊。也即，如圖20中所示，可以執(zhí)行納米線1502的可選的整形以給它們圓形截面形狀。借由示例的方式，該整形可以通過在含氫氣氛中退火納米線1502而實現(xiàn)。合適的條件(也即溫度、氫氣壓力、持續(xù)時間等)提供如上。[〇〇79] 也在該整形工藝期間薄化納米線1502。根據(jù)示例性實施例，一旦整形，納米線1502 具有圓形截面形狀，具有從約5nm至約20nm的截面直徑，并且在其之間范圍變化。如果需要的話，可以執(zhí)行納米線1502的進(jìn)一步薄化，使用例如高溫氧化工藝。參見以上。
[0080]為了清楚，圖21提供了已經(jīng)凹陷至納米線1502下方三個不同深度的氧化物層1404 的三維視圖。結(jié)果，納米線1502分別在晶片的區(qū)域I’、區(qū)域II’和區(qū)域III’中在氧化物層 1404之上懸置在三個不同高度H1’、H2’和H3’處。在該示例中已經(jīng)如上所述整形了納米線 1502,并且由焊盤在納米線1502的相對端部處錨定至晶片。參見圖21。僅借由示例的方式， 圖20表示穿過圖21中線D-D’切割的剖視圖。
[0081]如上，納米線1502將用作將形成在晶片上的一個或多個基于納米線的晶體管的基礎(chǔ)。柵極堆疊或多個堆疊將至少部分地圍繞每個納米線1502的一部分。納米線1502的由柵極堆疊圍繞的部分將用作晶體管的溝道區(qū)域。納米線的從柵極堆疊延伸出的部分以及焊盤將用作晶體管的源極和漏極區(qū)域。共同地，三個晶體管將構(gòu)成本發(fā)明的納米線CMOS器件。在本示例中，在晶片的每個區(qū)域中將形成一個基于納米線的晶體管。然而，這僅是一個示例性配置，并且在此構(gòu)思了其中在一個或多個區(qū)域中形成(使用如在此所述相同工藝)多個晶體管的納米線CMOS器件。[〇〇82]切換返回至穿過圖22中納米線1502的剖視圖，為了開始柵極堆疊制造工藝，保形柵極電介質(zhì)2202沉積在納米線1502并在晶片上(也即在氧化物層1404的與襯底1402相對的側(cè)上)。用于放置柵極電介質(zhì)的保形沉積工藝(諸如ALD或CVD)的使用確保在(懸置)納米線 1502周圍沉積柵極電介質(zhì)，包括在納米線1502和氧化物層1404之間納米線1502下方的間隙內(nèi)。[0〇83]合適的柵極電介質(zhì)材料包括但不限于高k電介質(zhì)材料，諸如Hf〇2或La〇2。根據(jù)示例性實施例，在單個保形沉積步驟中在每個納米線1502周圍沉積相同電介質(zhì)材料。然而，如果需要的話，人們可以可選地改變在形成不同基于納米線的晶體管中所使用的柵極電介質(zhì)材料。[〇〇84]如圖22中所示，在納米線1502上并在晶片上沉積柵極電介質(zhì)2202至均勻厚度 Tdielectri?。根據(jù)不例性實施例，TdielectriJ從約lnm至約5nm并且在其之間范圍變化。以該方式沉積的柵極電介質(zhì)2202(和其他柵極堆疊材料)的厚度將影響在納米線1502和下方氧化物層1404之間間隙如何減小，由此限制了可以放置在納米線1502上并圍繞納米線1502的柵極堆疊材料(在該情形中最明顯為功函數(shù)金屬)的量。在圖22中所示的示例中，在柵極電介質(zhì)2202的沉積之后，在每個納米線1502的下方仍然存在間隙。然而值得注意的是在此構(gòu)思如下的實施例，其中柵極電介質(zhì)2202的形成(例如基于柵極電介質(zhì)2202的厚度和/或納米線1502的懸置高度)封閉了在一個或多個納米線1502下方的間隙(諸如在具有最低懸置高度的本示例的區(qū)域I’中的那些)。在該情形中，沉積在納米線1502上的柵極電介質(zhì)2202將與沉積在氧化物層1404上的柵極電介質(zhì)2202接觸(也即接合)。如上所述，該配置允許氧化物層 1404用作額外的氧來源，這將導(dǎo)致在納米線1502和柵極電介質(zhì)2202的界面處的更大量的氧化物生長。例如參見律師文檔編號Y0R920140451US1的圖9。[〇〇85]接著，如圖23中所示，在晶片上并在納米線1502周圍并且在柵極電介質(zhì)2202上沉積保形功函數(shù)金屬2302。具體地，使用保形沉積工藝，諸如ALD或CVD，在晶片上(也即在柵極電介質(zhì)2202與氧化物層1404相對側(cè)上)并圍繞納米線1502(也即在柵極電介質(zhì)2202與納米線1502相對側(cè)上)沉積保形功函數(shù)金屬2302至均勻厚度Tmetal'。根據(jù)示例性實施例，在圍繞納米線并且在氧化物層1404之上的柵極電介質(zhì)2202上，保形功函數(shù)金屬2302被沉積至從約 5nm至約20nm的均勻厚度Tmetal'，并且在其之間范圍變化。
[0086]如上所述，合適的n型功函數(shù)金屬包括但不限于鑭、鈦和鉭。合適的p型功函數(shù)金屬包括但不限于鋁、鏑、釓和鐿。[〇〇87]在圖中所示的示例中，基于納米線1502的改變的懸置高度，在功函數(shù)金屬2302的沉積之后，當(dāng)納米線1502周圍的功函數(shù)金屬2302與沉積在區(qū)域II’和區(qū)域I’中晶片上的功函數(shù)金屬2302融合時，在晶片的區(qū)域III’中的納米線1502下方仍然存在間隙。此外，基于納米線在區(qū)域II’中比在晶片的區(qū)域I’中懸置在更大高度處，在晶片的區(qū)域II’中沉積在納米線1502周圍和下方的功函數(shù)金屬2302的量大于在晶片的區(qū)域I’中沉積在納米線周圍和下方的功函數(shù)金屬2302的量。[〇〇88]具體地，沉積在納米線1502周圍的功函數(shù)金屬2302與沉積在晶片的區(qū)域11’和區(qū)域I’中晶片上的功函數(shù)金屬2302的融合導(dǎo)致存在于納米線1502下方的功函數(shù)金屬2302的量比在晶片的區(qū)域III’中更大。與在晶片的區(qū)域I’中相比在區(qū)域II’中更大的納米線懸置高度允許功函數(shù)金屬2302在與晶片上功函數(shù)金屬2302融合之前更多的功函數(shù)金屬2302沉積在納米線周圍。結(jié)果，功函數(shù)金屬2302的最大量存在于晶片的區(qū)域II’中納米線1502的周圍和下方，并且功函數(shù)金屬2302的最小量存在于晶片的區(qū)域III’中的納米線1502的周圍和下方。在晶片的區(qū)域I’中，存在于納米線1502周圍和下方的功函數(shù)金屬2302的量介于區(qū)域 II’和區(qū)域III’之間。
[0089]如上所述，存在的功函數(shù)設(shè)置柵極金屬的量越大-Vt越低。因此在本示例中，因為存在的功函數(shù)金屬的量(amt.WF)在區(qū)域II’中大于在區(qū)域I’中，并且存在的功函數(shù)金屬的量(amt ? WF)在區(qū)域I ’ 中大于在區(qū)域111 ’ 中(也即amt ? WFregiqn i/ >amt ? WFregiqn / > amt.WFREG^nO,則形成在區(qū)域II’中晶體管的Vt將小于形成在晶片的區(qū)域I’中晶體管的 Vt，并且形成在晶片的區(qū)域I’中的晶體管的Vt將小于形成在晶片的區(qū)域III’中的晶體管的Vt(也即VtREGIQN i/〈VtREGIQN /〈VtREGIQN III' ) 〇
[0090]因此，根據(jù)本技術(shù)，可以基于形成在納米線1502上和周圍的柵極堆疊中所存在的功函數(shù)金屬的量而有效地調(diào)整基于納米線的晶體管的Vt。接著，如上所述，基于在氧化物層 1404之上納米線的懸置高度而調(diào)整存在于納米線上和周圍的功函數(shù)金屬的量。
[0091]接著，如圖24中所示，隨后在晶片上并在納米線1502周圍在功函數(shù)金屬2302上均厚沉積保形多晶硅層2402。具體地，使用保形沉積工藝(諸如ALD或CVD)，在晶片上(也即在功函數(shù)金屬2302的與柵極電介質(zhì)2202相對側(cè)上)并圍繞納米線1502(也即在功函數(shù)金屬2302的與柵極電介質(zhì)2202相對側(cè)上)沉積多晶硅層2402至均勻厚度Tpoly-s/。根據(jù)示例性實施例，在晶片上并圍繞納米線1502,多晶硅層2202沉積至從約10nm至30nm的均勻厚度，并且在其之間范圍變化。[〇〇92]在本示例中，基于納米線1502的改變的懸置高度，多晶硅層2402僅存在于晶片的區(qū)域III’中納米線1502下方。在晶片的區(qū)域I’和區(qū)域II’中，納米線上的功函數(shù)金屬2402已經(jīng)與晶片上的功函數(shù)金屬2402融合并且封閉了在那些區(qū)域中納米線1502下方的間隙。 [〇〇93]最終，如圖25中所示，在氧氣氛中退火隨后用于在柵極電介質(zhì)2202和納米線1502 之間的界面處形成保形氧化物層2502。如上所述，由于柵極電介質(zhì)(例如Hf02)對于納米線中的半導(dǎo)體材料(Si，例如，從Hf02竊取氧并使其稍微亞化學(xué)計量)的相對氧親和力以及氧化物生長的金屬催化所致在保形柵極電介質(zhì)和納米線之間發(fā)生在該界面處的氧化。因此， 所形成的保形氧化物層是納米線中半導(dǎo)體材料的氧化物，分別例如Si02對于Si線，二氧化鍺(Ge02)或硅鍺氧化物對于鍺(Ge)或硅鍺(SiGe)納米線。根據(jù)示例性實施例，以從約5分鐘至約15分鐘的持續(xù)時間并且在其之間范圍變化，在從約200 °C至約500 °C的溫度下并且在其之間范圍變化而執(zhí)行退火。[〇〇94]在所示的示例中，形成在每個納米線1502周圍的氧化物層2502具有均勻厚度 TonW。這是由于同時并且對于每個晶體管在相同條件下執(zhí)行氧化，并且進(jìn)一步由于這樣的事實-在晶片的所有三個區(qū)域中-圍繞納米線1502的柵極電介質(zhì)2202并不與下方的氧化物層1404直接物理接觸。也即，在所有三個區(qū)域中，存在至少一個其他柵極堆疊材料，其分隔了納米線1502周圍的柵極電介質(zhì)2202與晶片上的柵極電介質(zhì)2202。[〇〇95]然而，如果納米線1502周圍的柵極電介質(zhì)2202的任何區(qū)域與下方的氧化物層1404 直接物理接觸(這將是如果納米線1502周圍柵極電介質(zhì)2202與晶片上柵極電介質(zhì)2202融合的情形)，則氧化物層1404將用作額外的氧來源，其將通過例如高k電介質(zhì)擴(kuò)散至柵極電介質(zhì)2202和納米線1502之間的界面。這將導(dǎo)致較厚的氧化物層2502形成在該區(qū)域中的納米線 1502周圍。為了描述和說明較厚的氧化物形成在納米線/柵極電介質(zhì)界面處，參見律師文檔編號 Y0R920140451US1。[〇〇96]盡管在此已經(jīng)描述了本發(fā)明的示意性實施例，應(yīng)該理解的是本發(fā)明不限于那些精確的實施例，以及可以由本領(lǐng)域技術(shù)人員做出各種其他改變和修改而并未脫離本發(fā)明的范圍。
【主權(quán)項】
1.一種形成互補(bǔ)金屬氧化物半導(dǎo)體CMOS器件的方法，所述器件包括具有不同閾值電壓 的多個基于納米線的晶體管，所述方法包括如下步驟:提供晶片，所述晶片包括在襯底上的氧化物層；在所述晶片上形成納米線和焊盤，其中所述焊盤附接至所述納米線的相對端部并且將 所述納米線錨定至所述晶片，以及其中所述納米線懸置在所述氧化物層上方的變化的高度 處；以及通過如下方式形成至少部分地圍繞每個所述納米線的一部分的所述基于納米線的晶 體管的柵極堆疊:i)在所述納米線周圍并且在所述納米線下方的所述晶片上沉積保形柵極 電介質(zhì)；ii)在所述納米線周圍并且在所述納米線下方的所述晶片上的所述保形柵極電介 質(zhì)上沉積保形功函數(shù)金屬，其中基于所述納米線懸置在所述氧化物層上方的所述變化的高 度而改變圍繞所述納米線沉積的保形功函數(shù)金屬的量；以及iii)在所述納米線周圍并在所 述納米線下方的所述晶片上的所述保形功函數(shù)金屬上沉積保形多晶硅層，其中所述納米線的由所述柵極堆疊至少部分地圍繞的所述一部分用作所述基于納米 線的晶體管的溝道區(qū)域，其中所述納米線的從所述柵極堆疊延伸出的部分以及所述焊盤用 作所述基于納米線的晶體管的源極區(qū)域和漏極區(qū)域，以及其中所述基于納米線的晶體管基 于圍繞所述納米線沉積的所述保形功函數(shù)金屬的變化的量而具有不同的閾值電壓。2.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括如下步驟:在氧氣氛中對所述晶片退火，以在所述保形柵極電介質(zhì)和所述納米線之間的界面處形 成保形氧化物層。3.根據(jù)權(quán)利要求1所述的方法，其中，所述晶片進(jìn)一步包括在所述氧化物層的與所述襯 底相對的側(cè)上的絕緣體上半導(dǎo)體SOI層，以及其中所述方法進(jìn)一步包括如下步驟:圖案化所述SOI層以在所述SOI層的與所述氧化物層相對的側(cè)上形成階梯狀表面；在所述SOI層的所述階梯狀表面上生長外延半導(dǎo)體材料；以及在所述SOI層的所述階梯狀表面上由所述外延半導(dǎo)體材料形成所述納米線和所述焊 盤；以及從所述納米線下方移除所述SOI層，以在所述氧化物層上方的所述變化的高度處懸置 所述納米線。4.根據(jù)權(quán)利要求3所述的方法，進(jìn)一步包括步驟:在所述外延半導(dǎo)體材料和所述SOI層中圖案化鰭；以及使用刻蝕以從所述鰭相對于所述外延半導(dǎo)體材料選擇性地移除所述SOI層，以形成懸 置在所述氧化物層上方的所述納米線。5.根據(jù)權(quán)利要求3所述的方法，其中，所述SOI層包括硅鍺。6.根據(jù)權(quán)利要求3所述的方法，其中，所述外延半導(dǎo)體材料包括外延硅。7.根據(jù)權(quán)利要求1所述的方法，其中，所述晶片進(jìn)一步包括在所述氧化物層的與所述襯 底相對的側(cè)上的SOI層，以及其中所述方法進(jìn)一步包括如下步驟:圖案化所述SOI層以形成所述納米線和所述焊盤；以及在所述納米線下方的變化的深度處凹陷所述氧化物層，以在所述氧化物層上方的所述 變化的高度處懸置所述納米線。8.根據(jù)權(quán)利要求7所述的方法，其中，所述SOI層包括硅、鍺或硅鍺。9.根據(jù)權(quán)利要求1所述的方法，其中，所述保形柵極電介質(zhì)包括選自由氧化鉿和氧化鑭 構(gòu)成的群組中的高k電介質(zhì)。10.根據(jù)權(quán)利要求1所述的方法，其中，在所述納米線周圍并在所述納米線下方的所述 晶片上沉積所述保形柵極電介質(zhì)至從約1納米至約5nm的均勻厚度，并且在該范圍中變化。11.根據(jù)權(quán)利要求1所述的方法，其中，所述保形功函數(shù)金屬包括選自由鑭、鈦和鉭構(gòu)成 的群組中的n型功函數(shù)金屬。12.根據(jù)權(quán)利要求1所述的方法，其中，所述保形功函數(shù)金屬包括選自由鋁、鏑、釓和鐿 構(gòu)成的群組中的P型功函數(shù)金屬。13.根據(jù)權(quán)利要求1所述的方法，其中，在所述納米線周圍并在所述納米線周圍下方的 所述晶片上沉積所述保形功函數(shù)金屬至從約5納米至約20納米的均勻厚度，并且在該范圍 中變化。14.根據(jù)權(quán)利要求1所述的方法，其中，在所述納米線周圍并在所述納米線下方的所述 晶片上沉積所述保形多晶硅層至從約10納米至約30納米的均勻厚度，并且在該范圍中變 化。15.—種包括具有不同閾值電壓的多個基于納米線的晶體管的CMOS器件，包括:晶片，包括在襯底上的氧化物層；在所述晶片上的納米線和焊盤，其中所述焊盤附接至所述納米線的相對端部并且將所 述納米線錨定至所述晶片，以及其中所述納米線懸置在所述氧化物層上方的變化的高度 處；以及所述基于納米線的晶體管的柵極堆疊，至少部分地圍繞每個所述納米線的一部分，所 述柵極堆疊包括i)保形柵極電介質(zhì)，圍繞所述納米線并且在所述納米線下方的所述晶片 上;ii)保形功函數(shù)金屬，在圍繞所述納米線并在所述納米線下方的所述晶片上的所述保形 柵極電介質(zhì)上，其中沉積在所述納米線周圍的所述保形功函數(shù)金屬的量取決于所述納米線 懸置在所述氧化物層上方的所述變化的高度；以及iii)保形多晶硅層，在所述納米線周圍 并且在所述納米線下方的所述晶片上的所述保形功函數(shù)金屬上，其中所述納米線的由所述柵極堆疊至少部分地圍繞的所述一部分用作所述基于納米 線的晶體管的溝道區(qū)域，其中所述納米線的從所述柵極堆疊延伸出的部分以及所述焊盤用 作所述基于納米線的晶體管的源極區(qū)域和漏極區(qū)域，以及其中所述基于納米線的晶體管基 于圍繞所述納米線沉積的所述保形功函數(shù)金屬的變化的量而具有不同閾值電壓。16.根據(jù)權(quán)利要求15所述的CMOS器件，進(jìn)一步包括:保形氧化物層，在所述保形柵極電介質(zhì)和所述納米線之間的界面處。17.根據(jù)權(quán)利要求15所述的CMOS器件，其中，所述晶片進(jìn)一步包括在所述氧化物層的與 所述襯底相對的側(cè)上的SOI層，以及其中所述SOI層存在于所述焊盤下方。18.根據(jù)權(quán)利要求15所述的CMOS器件，其中，所述氧化物層在所述納米線下方的變化的 深度處被凹陷。19.根據(jù)權(quán)利要求15所述的CMOS器件，其中，所述保形功函數(shù)金屬包括選自由鑭、鈦和 鉭構(gòu)成的群組的n型功函數(shù)金屬。20.根據(jù)權(quán)利要求15所述的CMOS器件，其中，所述保形功函數(shù)金屬包括選自由鋁、鏑、釓 和鐿構(gòu)成的群組的P型功函數(shù)金屬。
【文檔編號】H01L27/092GK106024716SQ201610179034
【公開日】2016年10月12日
【申請日】2016年3月25日
【發(fā)明人】張慎明, M·A·圭羅恩, I·勞爾, J·W·斯萊特
【申請人】國際商業(yè)機(jī)器公司