豎直結(jié)型鰭式fet器件及制造方法
【專利摘要】本申請涉及豎直結(jié)型鰭式FET器件及制造方法。一種豎直結(jié)型場效應(yīng)晶體管(JFET)由半導(dǎo)體襯底所支撐，該半導(dǎo)體襯底包括在該半導(dǎo)體襯底之內(nèi)的摻雜有第一導(dǎo)電類型摻雜物的源極區(qū)。摻雜有該第一導(dǎo)電類型摻雜物的半導(dǎo)體材料鰭具有與該源極區(qū)接觸的第一端、并且進(jìn)一步包括第二端以及在該第一端和該第二端之間的多個側(cè)壁。漏極區(qū)由從該鰭的第二端生長的第一外延材料形成并且摻雜有該第一導(dǎo)電類型摻雜物。柵極結(jié)構(gòu)由從該鰭的這些側(cè)壁生長的第二外延材料形成并且摻雜有第二導(dǎo)電類型摻雜物。
【專利說明】
豎直結(jié)型鰭式FET器件及制造方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及集成電路并且具體地涉及使用具有豎直結(jié)的鰭制造的結(jié)型場效應(yīng)晶體管(JFET)器件。
【背景技術(shù)】
[0002]現(xiàn)有技術(shù)教導(dǎo)了利用一個或多個結(jié)型場效應(yīng)晶體管(JFET)器件形成集成電路。該JFET器件包括在柵極導(dǎo)體下方形成的結(jié)。由充當(dāng)柵極的結(jié)施加場，而不是如常規(guī)的MOSFET型器件那樣使用絕緣柵極。電流在位于柵極下方的摻雜半導(dǎo)體區(qū)中的柵極區(qū)和漏極區(qū)之間流動。通過將電壓施加到柵極導(dǎo)體，耗盡電荷的區(qū)在摻雜半導(dǎo)體區(qū)中形成，以夾斷導(dǎo)電路徑并限制電流的流動。由于缺乏可用的移動電荷，耗盡區(qū)表現(xiàn)為絕緣結(jié)構(gòu)。
[0003]常規(guī)的JFET器件針對在模擬設(shè)計(jì)中的使用是有吸引力的電路。該器件容易形成和操作。然而，這樣的JFET器件受制于難以控制短溝道效應(yīng)這一顯著的缺點(diǎn)。此外，JFET器件的典型制造與主流CMOS制造技術(shù)不相容。因此在本領(lǐng)域中需要解決前述和其他問題以提供配置和操作改善的JFET器件，其中，該器件的制造與CMOS技術(shù)兼容。

【發(fā)明內(nèi)容】

[0004]在實(shí)施例中，一種集成電路晶體管器件包括:半導(dǎo)體襯底;在該半導(dǎo)體襯底之內(nèi)的摻雜有第一導(dǎo)電類型摻雜物的區(qū)；半導(dǎo)體材料鰭，該半導(dǎo)體材料鰭具有與在該半導(dǎo)體襯底之內(nèi)的該區(qū)接觸的第一端并且具有第二端并且具有在所述第一端和所述第二端之間的多個側(cè)壁，所述鰭摻雜有第一導(dǎo)電類型摻雜物；與該半導(dǎo)體材料鰭的該第二端接觸的第一外延區(qū)，所述第一外延區(qū)摻雜有該第一導(dǎo)電類型摻雜物；以及與該半導(dǎo)體材料鰭的多個側(cè)壁接觸的第二外延區(qū)，所述第二外延區(qū)摻雜有第二導(dǎo)電類型摻雜物。
[0005]在實(shí)施例中，一種方法包括:在半導(dǎo)體襯底中注入第一導(dǎo)電類型的摻雜物以形成第一摻雜區(qū)；對該第一摻雜區(qū)進(jìn)行圖案化以限定鰭，該鰭具有第一端并且具有第二端并且具有在所述第一端和所述第二端之間的多個側(cè)壁;在該半導(dǎo)體襯底中注入該第一導(dǎo)電類型的摻雜物以形成與該鰭的該第一端接觸的第二摻雜區(qū)；外延地生長第一半導(dǎo)體材料以形成與該半導(dǎo)體材料鰭的該第二端接觸的第一外延區(qū)，所述第一外延區(qū)摻雜有該第一導(dǎo)電類型摻雜物;并且外延地生長第二半導(dǎo)體材料以形成與該半導(dǎo)體材料鰭的多個側(cè)壁接觸的第二外延區(qū)，所述第二外延區(qū)摻雜有第二導(dǎo)電類型摻雜物。
[0006]在實(shí)施例中，一種集成電路包括:半導(dǎo)體襯底;在該半導(dǎo)體襯底之內(nèi)的摻雜有第一導(dǎo)電類型摻雜物的第一區(qū)；在該半導(dǎo)體襯底之內(nèi)的摻雜有第二導(dǎo)電類型摻雜物的第二區(qū)；第一半導(dǎo)體材料鰭，該第一半導(dǎo)體材料鰭具有與在該半導(dǎo)體襯底之內(nèi)的所述第一區(qū)接觸的第一端并且具有第二端并且具有在所述第一端和所述第二端之間的多個側(cè)壁，所述鰭摻雜有第一導(dǎo)電類型摻雜物;第二半導(dǎo)體材料鰭，該第二半導(dǎo)體材料鰭具有與在該半導(dǎo)體襯底之內(nèi)的所述第二區(qū)接觸的第一端并且具有第二端并且具有在所述第一端和所述第二端之間的多個側(cè)壁，所述鰭摻雜有第二導(dǎo)電類型摻雜物；與該第一半導(dǎo)體材料鰭的該第二端接觸的第一外延區(qū)，所述第一外延區(qū)摻雜有該第一導(dǎo)電類型摻雜物；與該第二半導(dǎo)體材料鰭的該第二端接觸的第二外延區(qū)，所述第二外延區(qū)摻雜有該第二導(dǎo)電類型摻雜物;與該第一半導(dǎo)體材料鰭的多個側(cè)壁接觸的第三外延區(qū)，所述第三外延區(qū)摻雜有該第二導(dǎo)電類型摻雜物；以及與該第二半導(dǎo)體材料鰭的多個側(cè)壁接觸的第四外延區(qū)，所述第四外延區(qū)摻雜有該第一導(dǎo)電類型摻雜物。
【附圖說明】
[0007]為了更好地理解實(shí)施例，現(xiàn)在將僅以示例方式參考附圖，在附圖中:
[0008]圖1至圖15C展示了形成豎直結(jié)型鰭式FET器件并且具體地在CMOS實(shí)現(xiàn)方式中的多個此類器件的多個工藝步驟。
【具體實(shí)施方式】
[0009]現(xiàn)在參考圖1至圖15C，其展示了形成豎直結(jié)型鰭式FET器件的工藝步驟。將理解的是，這些附圖無需示出按比例繪制的特征。
[0010]圖1示出了常規(guī)的體半導(dǎo)體襯底10，該體半導(dǎo)體襯底包括被保留以形成第一極性(η溝道)器件(NFET)的區(qū)域12和被保留以形成相反的第二極性(P溝道)器件(PFET)的區(qū)域
14。例如，使用化學(xué)氣相沉積(CVD)工藝在襯底10上沉積具有例如大約3nm厚度的二氧化硅(S12)層16。使用本領(lǐng)域的技術(shù)人員熟知的光刻技術(shù)，利用注入掩模封堵區(qū)域14并且在區(qū)域12中注入η型摻雜物(如，例如，砷或磷)以限定η型區(qū)18。此注入可以例如提供具有I X1018at/cm3至5X1018at/cm3的摻雜濃度的區(qū)18。使用本領(lǐng)域的技術(shù)人員熟知的光刻技術(shù)，利用注入掩模封堵區(qū)域12并且在區(qū)域14中注入P型摻雜物(如，例如，硼)以限定P型區(qū)20。此注入可以例如提供具有I X 1018at/cm3至5X 1018at/cm3的摻雜濃度的區(qū)20。區(qū)18和區(qū)20具有例如50-80nm的深度。
[0011]圖2示出了在二氧化硅層16之上沉積氮化硅(SiN)層22。例如，可以使用化學(xué)氣相沉積(CVD)工藝進(jìn)行此沉積以提供具有30-50nm厚度的層22。此氮化硅層22形成硬掩模。
[0012]在本領(lǐng)域中已知的光刻工藝然后被用于從區(qū)18和區(qū)20的摻雜材料限定多個鰭40。對該硬掩模進(jìn)行圖案化，以在這些鰭40的期望位置處留下掩模材料24。然后穿過該掩模執(zhí)行蝕刻操作，以在襯底10的區(qū)18和區(qū)20中在每個鰭40的每一側(cè)上開出多個孔42。該蝕刻工藝的結(jié)果被展示在圖3中，其中，每個鰭40具有在襯底處的第一端以及遠(yuǎn)端第二端。每個鰭40可以具有50nm至80nm的高度(h)。在優(yōu)選實(shí)施例中，限定了這些鰭40的蝕刻延伸至區(qū)18和區(qū)20的全深度。在區(qū)域12和區(qū)域14的每個區(qū)中，這些鰭40可以具有6至15nm的寬度(w)和20nm至50nm的間距(P)。
[0013]接下來，封堵區(qū)域14(參考號50)并且在襯底10的區(qū)域12中注入(52)n型摻雜物(如，例如，砷或磷)以限定與在區(qū)域12中的這些鰭40的第一端接觸的η型源極區(qū)54。此注入52可以例如提供具有I X 102()at/cm3至5 X 102()at/cm3的摻雜濃度的源極區(qū)54，其超過了位于源極區(qū)54上方的這些鰭40中的每一個鰭中的摻雜濃度。結(jié)果在圖4中示出。該遮蔽掩模(參考號50)然后被去除。
[0014]接著，封堵區(qū)域12(參考號60)并且在襯底10的區(qū)域14中注入(62)p型摻雜物(如，例如，硼)以限定與在區(qū)域14中的這些鰭40的第一端接觸的P型源極區(qū)64。此注入62可以例如提供具有l(wèi)X102Qat/cm3至5X102Qat/cm3的摻雜濃度的源極區(qū)64，其超過了位于源極區(qū)64之上的這些鰭40中的每一個鰭中的摻雜濃度。結(jié)果在圖5中示出。該遮蔽掩模(參考號60)然后被去除。
[0015]然后在襯底10中形成淺溝槽隔離(STI)結(jié)構(gòu)70，以將區(qū)域12和區(qū)域14分離開。STI結(jié)構(gòu)70可以例如包括填充了在襯底1中形成的溝槽的二氧化硅材料。此絕緣材料進(jìn)一步以層72覆蓋了源極區(qū)54和64，以局部地將這些鰭40的底部部分彼此絕緣。局部絕緣層72可以例如具有20nm至30nm的厚度(因此，使每個鰭40的大約35nm至50nm被暴露KSTI結(jié)構(gòu)70可以具有大約200nm的深度。
[0016]然后沉積氮化硅內(nèi)襯80，以覆蓋這些鰭40 ο例如，可以使用原子層沉積(ALD)工藝進(jìn)行該沉積O內(nèi)襯80可以例如具有2nm至6nm的厚度。結(jié)果在圖7中示出。
[0017]接著，封堵區(qū)域14(參考號90)，在區(qū)域12中將內(nèi)襯80從這些鰭40處去除(使用任何合適的濕法蝕刻或干法蝕刻技術(shù))以暴露這些鰭40的這些側(cè)壁，并且執(zhí)行在本領(lǐng)域中已知的外延生長工藝以從并且接觸每個鰭40的這些暴露的側(cè)壁表面而生長硅或硅鍺(SiGe)柵極結(jié)構(gòu)92。因?yàn)樵趨^(qū)域12中的這些鰭40是η型的，這些外延地生長的柵極結(jié)構(gòu)92是P型的，以在這些鰭側(cè)壁處形成ρ-η結(jié)。優(yōu)選地，該外延生長被原位地?fù)诫s有合適的P型摻雜物，如，例如，硼。柵極結(jié)構(gòu)92可以例如具有I X 102()at/Cm3至5Χ 102()at/Cm3的摻雜濃度。外延生長工藝的結(jié)果在圖8中示出。該遮蔽掩模(參考號90)然后被去除。
[0018]接下來，封堵區(qū)域12(參考號94，包括在這些柵極結(jié)構(gòu)92上的新的氮化硅內(nèi)襯(未明顯地示出))，在區(qū)域14中將內(nèi)襯80從這些鰭40處去除(使用任何合適的濕法蝕刻或干法蝕刻技術(shù))以暴露這些鰭40的這些側(cè)壁，并且執(zhí)行在本領(lǐng)域中已知的外延生長工藝以從并且接觸每個鰭40的這些暴露的側(cè)壁表面而生長硅或碳化硅(SiC)柵極結(jié)構(gòu)96。因?yàn)樵趨^(qū)域14中的這些鰭40是P型的，這些外延地生長的柵極結(jié)構(gòu)96是η型的，以在這些鰭側(cè)壁處形成ρ-η結(jié)。優(yōu)選地，該外延生長被原位地?fù)诫s有合適的η型摻雜物，如，例如，砷。柵極結(jié)構(gòu)96可以例如具有I X 102<3at/cm3至5 X 102<3at/cm3的摻雜濃度。外延生長工藝的結(jié)果在圖9中示出。該遮蔽掩模(參考號94，具有內(nèi)藏的氮化硅內(nèi)襯)然后被去除。
[0019]然后在襯底上沉積絕緣材料層100達(dá)到某個高度，該高度至少超過在每個鰭40的頂部上存在的掩模材料24的高度。該沉積工藝可以例如包括二氧化硅的化學(xué)氣相沉積(CVD)。然后執(zhí)行化學(xué)機(jī)械拋光，以使層100的頂表面平坦化達(dá)到與掩模材料24的頂部共面的水平。結(jié)果在圖10中示出。
[0020]針對在區(qū)域12中的這些鰭40，掩模材料24(層16和層22的剩余圖案化部分)被有選擇地去除以形成多個開口 102，這些開口暴露了在每個鰭40的遠(yuǎn)端第二端處的頂表面。在去除之前，可以在區(qū)域14中使用原子層沉積(ALD)工藝沉積氮化硅內(nèi)襯(未明顯地示出)。可以使用選擇性蝕刻(如，例如，熱磷酸蝕刻)來完成去除在區(qū)域12中的掩模材料24。結(jié)果在圖11中示出。
[0021]然后執(zhí)行在本領(lǐng)域中已知的外延生長工藝，以從并且接觸每個鰭40的暴露頂表面而生長硅或碳化硅(SiC)漏極結(jié)構(gòu)110。因?yàn)樵趨^(qū)域12中的這些鰭40是η型的，這些外延地生長的漏極結(jié)構(gòu)110也是η型的。優(yōu)選地，該外延生長被原位地?fù)诫s有合適的η型摻雜物，如，例如，磷。這些漏極結(jié)構(gòu)110可以例如提供具有l(wèi)X102()at/cm3至5X102()at/cm3的摻雜濃度，其超過了針對在區(qū)域12中的這些鰭40的摻雜濃度。外延生長工藝的結(jié)果在圖12中示出。
[0022]針對在區(qū)域14中的這些鰭40，掩模材料24(層16和層22的剩余圖案化部分)被有選擇地去除以形成多個開口 104，這些開口暴露了在每個鰭40的遠(yuǎn)端第二端處的頂表面。在去除之前，可以在區(qū)域12中使用原子層沉積(ALD)工藝沉積氮化硅內(nèi)襯(未明顯地示出)?？梢允褂眠x擇性蝕刻(如，例如，熱磷酸蝕刻)來完成去除在區(qū)域14中的掩模材料24。結(jié)果在圖13中示出。
[0023]然后執(zhí)行在本領(lǐng)域中已知的外延生長工藝，以從并且接觸每個鰭40的暴露頂表面而生長硅或硅鍺(SiGe)漏極結(jié)構(gòu)112。因?yàn)樵趨^(qū)域14中的這些鰭40是P型的，這些外延地生長的漏極結(jié)構(gòu)112也是P型的。優(yōu)選地，該外延生長被原位地?fù)诫s有合適的P型摻雜物，如，例如，硼。這些漏極結(jié)構(gòu)112可以例如提供具有l(wèi)X102()at/cm3至5X102()at/cm3的摻雜濃度，其超過了針對在區(qū)域14中的這些鰭40的摻雜濃度。外延生長工藝的結(jié)果在圖14中示出。
[0024]然后在絕緣材料層120的頂部上沉積預(yù)金屬電介質(zhì)(PDM)層。層120可以例如包括使用化學(xué)氣相沉積工藝沉積達(dá)到50nm至500nm厚度的二氧化硅。然后使用本領(lǐng)域的技術(shù)人員已知的常規(guī)的蝕刻和填充技術(shù)形成到柵極結(jié)構(gòu)92和94、源極區(qū)54和64以及漏極區(qū)110和112的多個電接觸122。用于這些接觸122的金屬可以例如包括鎢。如在圖15A至圖15C中所示，針對柵極結(jié)構(gòu)92和94的這些接觸122可能偏離于針對源極區(qū)54和64以及漏極區(qū)110和112的這些接觸122。
[0025]前述的描述已經(jīng)通過示例性且非限制性的示例，提供了對本發(fā)明的示例性實(shí)施例的全面且翔實(shí)的描述。然而，對于相關(guān)領(lǐng)域的技術(shù)人員而言，鑒于前述的描述，當(dāng)結(jié)合附圖和所附權(quán)利要求書來閱讀本說明書時，各種修改和適配會變得明顯。然而，對本發(fā)明教導(dǎo)的所有此類和類似的修改將仍然落入如所附權(quán)利要求書所確定的本發(fā)明的范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種集成電路晶體管器件，包括: 半導(dǎo)體襯底； 在所述半導(dǎo)體襯底之內(nèi)的摻雜有第一導(dǎo)電類型摻雜物的區(qū)； 半導(dǎo)體材料鰭，所述半導(dǎo)體材料鰭具有與在所述半導(dǎo)體襯底之內(nèi)的所述區(qū)接觸的第一端并且具有第二端并且具有在所述第一端和所述第二端之間的多個側(cè)壁，所述鰭摻雜有所述第一導(dǎo)電類型摻雜物； 與所述半導(dǎo)體材料鰭的所述第二端接觸的第一外延區(qū)，所述第一外延區(qū)摻雜有所述第一導(dǎo)電類型摻雜物；以及 與所述半導(dǎo)體材料鰭的多個側(cè)壁接觸的第二外延區(qū)，所述第二外延區(qū)摻雜有第二導(dǎo)電類型摻雜物。2.如權(quán)利要求1所述的集成電路晶體管器件，其中，所述第一導(dǎo)電類型摻雜物為η型并且所述第二導(dǎo)電類型摻雜物為P型。3.如權(quán)利要求1所述的集成電路晶體管器件，其中，所述第一導(dǎo)電類型摻雜物為P型并且所述第二導(dǎo)電類型摻雜物為η型。4.如權(quán)利要求1所述的集成電路晶體管器件，其中，在所述半導(dǎo)體襯底之內(nèi)的所述區(qū)的摻雜濃度超過了所述半導(dǎo)體材料鰭的摻雜濃度。5.如權(quán)利要求1所述的集成電路晶體管器件，其中，所述第二外延區(qū)的摻雜濃度超過了所述半導(dǎo)體材料鰭的摻雜濃度。6.如權(quán)利要求1所述的集成電路晶體管器件，進(jìn)一步包括在所述半導(dǎo)體襯底之內(nèi)的所述區(qū)頂部的絕緣材料層，所述絕緣材料層將多個相鄰的鰭的底部部分彼此隔離開。7.如權(quán)利要求1所述的集成電路晶體管器件，其中，所述集成電路晶體管器件是結(jié)型場效應(yīng)晶體管(JFET)器件，其中所述第二外延區(qū)包括柵極結(jié)構(gòu)，在所述半導(dǎo)體襯底之內(nèi)的所述區(qū)包括源極區(qū)并且所述第一外延區(qū)包括漏極區(qū)。8.如權(quán)利要求1所述的集成電路晶體管器件，其中，所述第一外延區(qū)由選自由以下各項(xiàng)組成的組的第一半導(dǎo)體材料形成:硅、硅鍺和碳化硅。9.如權(quán)利要求1所述的集成電路晶體管器件，其中，所述第二外延區(qū)由選自由以下各項(xiàng)組成的組的第二半導(dǎo)體材料形成:硅、硅鍺和碳化硅。10.一種方法，包括: 在半導(dǎo)體襯底中注入第一導(dǎo)電類型摻雜物以形成第一摻雜區(qū)； 對所述第一摻雜區(qū)進(jìn)行圖案化以限定鰭，所述鰭具有第一端并且具有第二端并且具有在所述第一端和所述第二端之間的多個側(cè)壁； 在所述半導(dǎo)體襯底中注入所述第一導(dǎo)電類型摻雜物以形成與所述鰭的所述第一端接觸的第二摻雜區(qū)； 外延地生長第一半導(dǎo)體材料以形成與所述半導(dǎo)體材料鰭的所述第二端接觸的第一外延區(qū)，所述第一外延區(qū)摻雜有所述第一導(dǎo)電類型摻雜物;并且 外延地生長第二半導(dǎo)體材料以形成與所述半導(dǎo)體材料鰭的多個側(cè)壁接觸的第二外延區(qū)，所述第二外延區(qū)摻雜有第二導(dǎo)電類型摻雜物。11.如權(quán)利要求10所述的方法，其中，所述第一半導(dǎo)體材料選自由以下各項(xiàng)組成的組:硅、硅鍺和碳化硅。12.如權(quán)利要求10所述的方法，其中，所述第二半導(dǎo)體材料選自由以下各項(xiàng)組成的組:硅、硅鍺和碳化硅。13.如權(quán)利要求1O所述的方法，進(jìn)一步包括: 形成圍繞所述鰭的絕緣材料； 形成延伸穿過所述絕緣材料以到達(dá)所述第二摻雜區(qū)的源極接觸； 形成延伸穿過所述絕緣材料以到達(dá)所述第一外延區(qū)的漏極接觸;并且 形成延伸穿過所述絕緣材料以到達(dá)所述第二外延區(qū)的柵極接觸。14.如權(quán)利要求10所述的方法，其中，對所述第一摻雜區(qū)進(jìn)行圖案化包括: 在所述第一摻雜區(qū)上形成硬掩模層； 對所述硬掩模層進(jìn)行圖案化以限定掩模;并且 通過所述掩模進(jìn)行蝕刻以限定所述鰭。15.如權(quán)利要求14所述的方法，其中，外延地生長第一半導(dǎo)體材料包括: 形成圍繞所述鰭的絕緣材料； 去除所述掩模以暴露在所述鰭的所述第二端處的表面;并且 從所述暴露的表面處外延地生長所述第一半導(dǎo)體材料。16.如權(quán)利要求10所述的方法，其中，所述第一導(dǎo)電類型摻雜物為η型并且所述第二導(dǎo)電類型摻雜物為P型。17.如權(quán)利要求10所述的方法，其中，所述第一導(dǎo)電類型摻雜物為P型并且所述第二導(dǎo)電類型摻雜物為η型。18.如權(quán)利要求10所述的方法，其中，所述第二摻雜區(qū)的摻雜濃度超過了由所述第一摻雜區(qū)形成的所述鰭的摻雜濃度。19.如權(quán)利要求10所述的方法，其中，所述第二外延區(qū)的摻雜濃度超過了由所述第一摻雜區(qū)形成的所述鰭的摻雜濃度。20.如權(quán)利要求10所述的方法，其中，對所述第一摻雜區(qū)進(jìn)行圖案化限定了多個鰭，該方法進(jìn)一步包括在所述第二摻雜區(qū)上沉積絕緣材料層以將所述鰭的底部部分彼此隔離開。21.—種集成電路，包括: 半導(dǎo)體襯底； 在所述半導(dǎo)體襯底之內(nèi)的摻雜有第一導(dǎo)電類型摻雜物的第一區(qū)； 在所述半導(dǎo)體襯底之內(nèi)的摻雜有第二導(dǎo)電類型摻雜物的第二區(qū)； 第一半導(dǎo)體材料鰭，所述第一半導(dǎo)體材料鰭具有與在所述半導(dǎo)體襯底之內(nèi)的所述第一區(qū)接觸的第一端并且具有第二端并且具有在所述第一端和所述第二端之間的多個側(cè)壁，所述鰭摻雜有所述第一導(dǎo)電類型摻雜物； 第二半導(dǎo)體材料鰭，所述第二半導(dǎo)體材料鰭具有與在所述半導(dǎo)體襯底之內(nèi)的所述第二區(qū)接觸的第一端并且具有第二端并且具有在所述第一端和所述第二端之間的多個側(cè)壁，所述鰭摻雜有所述第二導(dǎo)電類型摻雜物； 與所述第一半導(dǎo)體材料鰭的所述第二端接觸的第一外延區(qū)，所述第一外延區(qū)摻雜有所述第一導(dǎo)電類型摻雜物； 與所述第二半導(dǎo)體材料鰭的所述第二端接觸的第二外延區(qū)，所述第二外延區(qū)摻雜有所述第二導(dǎo)電類型摻雜物； 與所述第一半導(dǎo)體材料鰭的多個側(cè)壁接觸的第三外延區(qū)，所述第三外延區(qū)摻雜有所述第二導(dǎo)電類型摻雜物；以及 與所述第二半導(dǎo)體材料鰭的多個側(cè)壁接觸的第四外延區(qū)，所述第四外延區(qū)摻雜有所述第一導(dǎo)電類型摻雜物。22.如權(quán)利要求21所述的集成電路，其中，所述第一區(qū)、所述第一鰭、所述第一外延區(qū)和所述第三外延區(qū)形成第一極性型的第一豎直結(jié)型場效應(yīng)晶體管，并且其中，所述第二區(qū)、所述第二鰭、所述第二外延區(qū)和所述第四外延區(qū)形成與所述第一極性型互補(bǔ)的第二極性型的第二豎直結(jié)型場效應(yīng)晶體管。23.如權(quán)利要求21所述的集成電路，其中，在所述半導(dǎo)體襯底之內(nèi)的所述第一區(qū)的摻雜濃度超過了所述第一半導(dǎo)體材料鰭的摻雜濃度，并且在所述半導(dǎo)體襯底之內(nèi)的所述第二區(qū)的摻雜濃度超過了所述第二半導(dǎo)體材料鰭的摻雜濃度。24.如權(quán)利要求21所述的集成電路，其中，所述第一外延區(qū)的摻雜濃度超過了所述第一半導(dǎo)體材料鰭的摻雜濃度，并且所述第二外延區(qū)的摻雜濃度超過了所述第二半導(dǎo)體材料鰭的摻雜濃度。25.如權(quán)利要求21所述的集成電路，其中，所述第一、第二、第三和第四外延區(qū)各自由選自由以下各項(xiàng)組成的組的半導(dǎo)體材料形成:硅、硅鍺和碳化硅。
【文檔編號】H01L29/06GK106057806SQ201511021091
【公開日】2016年10月26日
【申請日】2015年12月30日
【發(fā)明人】柳青, J·H·張
【申請人】意法半導(dǎo)體公司