半導體器件及制造其的方法
【專利摘要】一種半導體器件，包括：襯底，具有存儲陣列區(qū)和外圍區(qū)；隔離層，形成在外圍區(qū)中以限定有源區(qū)；偏移絕緣層，彼此分開且形成在有源區(qū)中；以及柵電極，具有與偏移絕緣層疊置的邊沿，且被布置在偏移絕緣層之間的有源區(qū)中。
【專利說明】半導體器件及制造其的方法
[0001]相關申請的交叉引用
[0002]本申請要求2015年4月28日提交的申請?zhí)枮?0-2015-0059962的韓國專利申請以及2015年8月5日提交的申請?zhí)枮?0-2015-0110684的韓國專利申請的優(yōu)先權(quán)，其全部公開內(nèi)容通過引用整體合并于此。
技術領域
[0003]各種示例性實施例總體而言涉及一種半導體器件及制造其的方法，更具體地，涉及一種包括高電壓晶體管的半導體器件及制造其的方法。
【背景技術】
[0004]半導體器件包括能夠儲存數(shù)據(jù)的存儲器件。存儲器件包括存儲陣列區(qū)和外圍區(qū)。儲存數(shù)據(jù)的存儲單元可以被布置在存儲陣列區(qū)中。被配置用來驅(qū)動存儲單元的外圍電路被布置在外圍區(qū)中。
[0005]為了驅(qū)動存儲單元，可以施加高電壓到存儲單元。為了施加高電壓，外圍電路可以包括高電壓晶體管。為了實現(xiàn)半導體器件的高度集成，需要開發(fā)用于改善預定的有限區(qū)域中的高電壓晶體管的特性的技術。
【發(fā)明內(nèi)容】
[0006]各種實施例針對半導體器件及制造其的方法，該半導體器件能夠改善高電壓晶體管的特性。
[0007]根據(jù)實施例，半導體器件可以包括:襯底，包括存儲陣列區(qū)和外圍區(qū)；隔離層，形成在外圍區(qū)中以限定有源區(qū)；偏移絕緣層，彼此分開且形成在有源區(qū)中；以及柵電極，具有與偏移絕緣層疊置的邊沿，且被布置在偏移絕緣層之間的有源區(qū)中。
[0008]根據(jù)實施例，制造半導體器件的方法可以包括:同時形成第一溝槽和第二溝槽，其中，第一溝槽形成在襯底的外圍區(qū)中，其中，襯底包括存儲陣列區(qū)和外圍區(qū)，其中，第二溝槽限定有源區(qū)，以及其中，第一溝槽被設置在第二溝槽之間；在第一溝槽中形成偏移絕緣層，并在第二溝槽中形成隔離層；以及在偏移絕緣層之間的有源區(qū)中形成柵電極，其中，柵電極具有與偏移絕緣層疊置的邊沿。
【附圖說明】
[0009]圖1是圖示根據(jù)實施例的半導體器件的示圖。
[0010]圖2A到圖2C是圖示被布置在圖1中示出的存儲陣列區(qū)中的存儲串的示圖。
[0011]圖3A和圖3B分別是圖示被布置在如圖1所示的外圍區(qū)中的高電壓晶體管的平面圖和視圖。
[0012]圖4A到圖4G是圖示根據(jù)實施例的高電壓晶體管的制造方法的剖視圖。
[0013]圖5是圖示根據(jù)本發(fā)明的實施例的存儲系統(tǒng)的配置的示圖。
[0014]圖6是圖示根據(jù)本發(fā)明的實施例的計算系統(tǒng)的配置的示圖。
【具體實施方式】
[0015]在下文中，將參照附圖來描述各種實施例。在附圖中，為了說明的方便，相比于實際物理厚度和間距，部件的被圖示的厚度和距離被夸大。在下面的描述中，省略對已知的相關功能和構(gòu)造的詳細描述，以避免不必要地混淆本文中公開的主旨。貫穿說明書和附圖，相同的附圖標記指代相同的元件。
[0016]圖1是圖示根據(jù)實施例的半導體器件的示圖。參見圖1，根據(jù)實施例的半導體器件可以包括存儲陣列區(qū)MA以及被布置在存儲陣列區(qū)MA的至少一側(cè)上的外圍區(qū)PA。數(shù)據(jù)被儲存在其中的存儲單元可以被布置在存儲陣列區(qū)MA中。更具體地，存儲單元可以被布置為二維結(jié)構(gòu)或三維結(jié)構(gòu)。用于驅(qū)動存儲單元的外圍電路可以被布置在外圍區(qū)PA中。例如，外圍區(qū)PA可以包括高電壓晶體管，該高電壓晶體管形成被設計用來施加高電壓到存儲單元的電路。
[0017]圖2A到圖2C是圖示被布置在圖1中示出的存儲陣列區(qū)MA中的存儲串的示圖。更具體地，圖2A是二維存儲串的剖視圖，圖2B和圖2C是三維存儲串的透視圖。在圖2A到圖2C中，與非(NAND)快閃存儲器件的存儲串被例示。
[0018]參見圖2A，存儲串ST可以耦接到形成在襯底SUB上的源極選擇線SSL、字線WL和漏極選擇線DSL。字線WL可以被布置在源極選擇線SSL與漏極選擇線DSL之間。存儲串ST可以沿著襯底SUB的有源區(qū)來形成。圖2A是沿著襯底SUB的有源區(qū)截取的剖視圖。
[0019]源極選擇線SSL、字線WL和漏極選擇線DSL中的每個可以包括在橫貫有源區(qū)的方向上延伸的控制柵層。介電層、數(shù)據(jù)儲存層和隧道絕緣層可以被布置在源極選擇線SSL、字線WL和漏極選擇線DSL中的每個之下。數(shù)據(jù)儲存層可以位于介電層與隧道絕緣層之間，且包括多晶硅。數(shù)據(jù)儲存層可以僅形成在控制柵層與有源區(qū)之間的交叉處。源極選擇線SSL和漏極選擇線DSL中的每個的數(shù)據(jù)儲存層可以電連接到穿過介電層的控制柵層。字線WL中的每個的介電層可以介于控制柵層與數(shù)據(jù)儲存層之間以將這些層彼此絕緣。
[0020]在以上的二維存儲串中，存儲單元可以形成在字線WL與有源區(qū)之間的交叉處。漏極選擇晶體管可以形成在漏極選擇線DSL與有源區(qū)之間的交叉處。源極選擇晶體管可以形成在源極選擇線SSL與有源區(qū)之間的交叉處。
[0021]可以將雜質(zhì)注入被源極選擇線SSL、字線WL和漏極選擇線DSL暴露的襯底中以形成結(jié)區(qū)Ss以及SjP S D。結(jié)區(qū)Ss、SjP Sd可以包括形成在字線WL的每個的兩側(cè)處的單元結(jié)區(qū)Se、形成在漏極選擇線DSL的一側(cè)處的漏極區(qū)Sd以及形成在源極選擇線SSL的一側(cè)處的源極區(qū)SS。源極區(qū)SS可以耦接到源極接觸線SCT，漏極區(qū)Sd可以通過漏極接觸插塞DCT來耦接到位線BL。單元結(jié)區(qū)Se可以被布置在耦接至字線WL的存儲單元之間，且將存儲單元彼此串聯(lián)地耦接。
[0022]在以上的二維存儲串中，通過結(jié)區(qū)Ss、SjP Sd而串聯(lián)地耦接的源極選擇晶體管、存儲單元和漏極選擇晶體管可以形成存儲串ST，且可以被布置在襯底SUB上。換言之，形成存儲串ST的源極選擇晶體管、存儲單元和漏極選擇晶體管可以在襯底SUB的表面上被布置成行，且可以被布置為二維結(jié)構(gòu)。
[0023]參見圖2B，存儲串ST可以沿著耦接至襯底SUB的柱型溝道層CH來形成。存儲串ST可以包括彼此分離且被層疊在襯底SUB上的至少一個下選擇線LSL、字線WL和至少一個上選擇線USL。
[0024]襯底SUB可以包括源極區(qū)，溝道層CH可以耦接至襯底SUB的源極區(qū)。存儲單元可以形成在字線WL與溝道層CH之間的交叉處，下選擇晶體管可以形成在下選擇線LSL與溝道層CH之間的交叉處，上選擇晶體管可以形成在上選擇線USL與溝道層CH之間的交叉處。存儲串ST可以包括層疊在襯底SUB上的下選擇晶體管、存儲單元和上選擇晶體管。形成存儲串ST的下選擇晶體管、存儲單元和上選擇晶體管可以被在其層疊方向上延伸的柱型溝道層CH彼此串聯(lián)地耦接。形成存儲串ST的下選擇晶體管、存儲單元和上選擇晶體管可以沿著柱型溝道層CH層疊。溝道層CH的上端可以耦接至位線BL，溝道層CH的下端可以耦接至襯底SUB的源極區(qū)。
[0025]溝道層CH的外壁可以被存儲層M圍繞。存儲層M可以包括圍繞溝道層CH的隧道絕緣層、圍繞隧道絕緣層的數(shù)據(jù)儲存層和圍繞數(shù)據(jù)儲存層的阻擋絕緣層中的至少一種。
[0026]參見圖2C，存儲串ST可以形成在位于襯底SUB上的U形溝道層CH上。存儲串ST可以包括管柵(pipe gate)PG、源極側(cè)層疊體肌_5和漏極側(cè)層疊體ML_D。管柵PG可以與襯底SUB分離，且可以層疊在襯底SUB上。源極側(cè)層疊體ML_S和漏極側(cè)層疊體ML_D可以分開地層疊在管柵PG上，并彼此平行地延伸。
[0027]U形溝道層CH可以包括形成在管柵PG中的管道溝道層P_CH、源極側(cè)溝道層S_CH和漏極側(cè)溝道層D_CH。源極側(cè)溝道層S_CH和漏極側(cè)溝道層D_CH可以從管道溝道層P_CH延伸，并分別穿過源極側(cè)層疊體ML_S和漏極側(cè)層疊體ML_D。
[0028]源極側(cè)層疊體1^_5可以包括至少一個源極選擇線SSL以及層疊在源極選擇線SSL與管柵PG之間的源極側(cè)字線WL_S。源極側(cè)溝道層S_CH可以穿過源極側(cè)字線WL_S與源極選擇線SSL，且耦接至被布置在源極側(cè)層疊體ML_S之上的公共源極線CSL。
[0029]漏極側(cè)層疊體1^_0可以包括至少一個漏極選擇線DSL以及層疊在漏極選擇線DSL與管柵PG之間的漏極側(cè)字線WL_D。漏極側(cè)溝道層D_CH可以穿過漏極側(cè)字線WL_D和漏極選擇線DSL，并耦接至被布置在漏極側(cè)層疊體ML_D之上的位線BL。
[0030]單個存儲串ST可以包括沿著U形溝道層CH串聯(lián)地耦接的管道晶體管、被布置為至少兩行的存儲單元、漏極選擇晶體管和源極選擇晶體管。管道晶體管可以形成在管道溝道層P_CH與管柵PG之間的交叉處。
[0031]第一行中的存儲單元可以形成在源極側(cè)字線WL_S與源極側(cè)溝道層3_01之間的交叉處，且沿著源極側(cè)溝道層S_CH分開地層疊。第二行中的存儲單元可以形成在漏極側(cè)字線WL_D與漏極側(cè)溝道層D_CH之間的交叉處，且分開地層疊在漏極側(cè)溝道層D_CH上。漏極選擇晶體管可以形成在漏極側(cè)溝道層D_CH與漏極選擇線DSL之間的交叉處。源極選擇晶體管可以形成在源極側(cè)溝道層S_CH與源極選擇線SSL之間的交叉處。
[0032]溝道層CH的外壁可以被存儲層M圍繞。存儲層M可以包括圍繞溝道層CH的隧道絕緣層、圍繞隧道絕緣層的數(shù)據(jù)儲存層和圍繞數(shù)據(jù)儲存層的阻擋絕緣層中的至少一種。
[0033]圖3A和圖3B是圖示被布置在圖1中示出的外圍區(qū)中的高電壓晶體管的平面圖和剖視圖。圖3B是沿著圖3A中示出的1-1’線截取的剖視圖。
[0034]參見圖3A和圖3B，形成在外圍區(qū)中的高電壓晶體管可以包括柵電極G以及在柵電極G的兩側(cè)形成在襯底SUB中的結(jié)區(qū)101S1、101S2、101D1和101D2。高電壓晶體管可以被絕緣層131覆蓋。高電壓晶體管的結(jié)區(qū)101S1、101S2、1lDl和101D2可以耦接至穿過絕緣層131的接觸插塞CT。
[0035]高電壓晶體管的柵電極G可以被布置在有源區(qū)A之上。有源區(qū)A可以通過被布置在襯底SUB中的隔離層IB來限定。偏移絕緣層(offset insulating layer) IA可以形成在隔離層IB之間的有源區(qū)A中，且彼此分開。偏移絕緣層IA可以被布置在柵電極G與接觸插塞CT之間。
[0036]通過偏移絕緣層IA可以增加柵電極G與接觸插塞CT之間的有效距離。結(jié)果，根據(jù)實施例，預定的有限區(qū)域中的高電壓晶體管的擊穿電壓可以增加。偏移絕緣層IA可以與隔離層IB具有基本上相同的深度。因此，根據(jù)實施例，高電壓晶體管的擊穿電壓可以提高。
[0037]柵電極G可以具有與偏移絕緣層IA疊置的邊沿EG。因此，根據(jù)實施例，高電壓晶體管的漏電流可以降低。偏移絕緣層IA和隔離層IB可以具有比襯底SUB的表面突出更多的表面。
[0038]柵電極G可以包括第一柵極111和第二柵極117。第一柵極111可以被布置在比襯底SUB突出更多的偏移絕緣層IA的上端之間。第二柵極117可以形成在第一柵極111上，且具有與偏移絕緣層IA疊置的邊沿EG。間隔物121可以形成在柵電極G的側(cè)壁上。間隔物121可以與偏移絕緣層IA疊置。
[0039]第一氧化物層103可以形成在彼此相鄰的隔離層IB與偏移絕緣層IA之間的有源區(qū)A上。比第一氧化物層103具有更大的厚度的第二氧化物層105可以形成在偏移絕緣層IA之間的有源區(qū)A上。第二氧化物層105可以被布置在柵電極G與襯底SUB之間，并起著柵絕緣層的作用。
[0040]結(jié)區(qū)101S1、101S2、101D1和101D2可以包括第一結(jié)區(qū)101S1和101D1以及第二結(jié)區(qū)101S2和101D2。第一結(jié)區(qū)101S1和101D1可以包括第一源極結(jié)區(qū)101S1和第一漏極結(jié)區(qū)101D1。第二結(jié)區(qū)101S2和101D2可以包括第二源極結(jié)區(qū)101S2和第二漏極結(jié)區(qū)101D2。
[0041]第一源極結(jié)區(qū)101S1和第一漏極結(jié)區(qū)101D1可以在襯底SUB中形成至偏移絕緣層IA的底部所位于的預定深度。第二源極結(jié)區(qū)101S2和第二漏極結(jié)區(qū)101D2中的每個可以在彼此相鄰的偏移絕緣層IA與隔離層IB之間的有源區(qū)A中形成至預定深度。第二源極結(jié)區(qū)101S2和第二漏極結(jié)區(qū)101D2的深度可以比第一源極結(jié)區(qū)101S1和第一漏極結(jié)區(qū)101D1的深度淺。
[0042]第二源極結(jié)區(qū)101S2可以耦接至第一源極結(jié)區(qū)101S1。第二漏極結(jié)區(qū)101D2可以耦接至第一漏極結(jié)區(qū)101D1。
[0043]第一結(jié)區(qū)101S1和101D1可以形成以確保高電壓晶體管的導通電流，高電壓晶體管的導通電流可以通過偏移絕緣層IA而減小，第一結(jié)區(qū)101S1和101D1可以包括與第二結(jié)區(qū)101S2和101D2具有相同極性的雜質(zhì)。通過第一結(jié)區(qū)101S1和101D1可以防止可由偏移絕緣層IA引起的高電壓晶體管的操作故障。第一源極結(jié)區(qū)101S1和第二源極結(jié)區(qū)101S2可以組合用作高電壓晶體管的源極區(qū)S。第一漏極結(jié)區(qū)101D1和第二漏極結(jié)區(qū)101D2可以組合用作高電壓晶體管的漏極區(qū)D。
[0044]具有不同濃度的雜質(zhì)可以分別被注入到第一結(jié)區(qū)101S1和101D1以及第二結(jié)區(qū)101S2和101D2中。例如，第一結(jié)區(qū)101S1和101D1可以比第二結(jié)區(qū)101S2和101D2具有更低的雜質(zhì)濃度以防止短溝道效應。在另一個示例中，第一結(jié)區(qū)101S1和101D1可以比第二結(jié)區(qū)101S2和101D2具有更高的雜質(zhì)濃度，以降低在第一結(jié)區(qū)1lSl和101D1中形成的電流路徑的電阻。
[0045]穿通阻止離子注入部分101PTS可以形成在偏移絕緣層IA的底部之間。穿通阻止離子注入部分101PTS可以與柵電極G疊置。穿通阻止離子注入部分101PTS可以被布置在第一源極結(jié)區(qū)101S1和第一漏極結(jié)區(qū)101D1之間，并防止源極區(qū)S與漏極區(qū)D之間的穿通現(xiàn)象。為了防止源極區(qū)S與漏極區(qū)D之間的穿通現(xiàn)象，穿通阻止離子注入部分101PTS可以包括與第一源極結(jié)區(qū)101S1和第一漏極結(jié)區(qū)101D1不同類型的雜質(zhì)。穿通阻止離子注入部分101PTS可以形成在與偏移絕緣層IA的底部基本上相同的水平處。
[0046]穿通阻止離子注入部分101PTS可以包括第一類型雜質(zhì)。結(jié)區(qū)101S1、101S2、101D1和101D2可以包括與第一類型雜質(zhì)不同的第二類型雜質(zhì)。例如，當高電壓晶體管是NMOS晶體管時，穿通阻止離子注入部分101PTS可以包括P型雜質(zhì)，結(jié)區(qū)101S1、101S2、101D1和101D2可以包括N型雜質(zhì)。更具體地，穿通阻止離子注入部分101PTS可以包括硼(諸如Bll)，結(jié)區(qū)101S1、101S2、101D1和101D2可以包括砷和磷中的至少一種。例如，第一結(jié)區(qū)101S1和101D1可以包括磷，第二結(jié)區(qū)101S2和101D2可以包括磷和砷。
[0047]根據(jù)實施例的上述高電壓晶體管可以被用來驅(qū)動如以上參照圖2A而描述的二維存儲串或如以上參照圖2B和圖2C而描述的三維存儲串。
[0048]圖4A到圖4G是圖示根據(jù)實施例的高電壓晶體管的制造方法的剖視圖。圖4A到圖4G圖示高電壓晶體管形成在其中的外圍區(qū)的部分。
[0049]參見圖4A，可以在包括存儲單元陣列區(qū)和外圍區(qū)的襯底SUB上形成第一氧化物層103。第一氧化物層103可以在隨后的雜質(zhì)注入工藝被執(zhí)行時起緩沖層的作用。第一氧化物層103可以用作存儲單元陣列區(qū)(未示出)的柵絕緣層或外圍區(qū)的低電壓晶體管區(qū)(未示出)中的柵絕緣層。
[0050]隨后，可以在第一氧化物層103上形成第一掩膜圖案205。第一掩膜圖案205可以具有包括第一氮化物層圖案201和第一光刻膠圖案203的層疊結(jié)構(gòu)。第一掩膜圖案205可以限定高電壓晶體管區(qū)。更具體地，第一掩膜圖案205可以使襯底SUB的與在隨后的工藝中將形成的第一溝槽之間的區(qū)域相對應的部分敞開。
[0051]隨后，可以將第一類型雜質(zhì)注入被第一掩膜圖案205暴露的襯底SUB中，以形成穿通阻止離子注入部分101PTS。穿通阻止離子注入部分101PTS可以具有與將在隨后的工藝期間形成的第一溝槽的底表面一樣深的深度。第一類型雜質(zhì)可以包括硼。盡管在圖4A中未示出，但還可以將雜質(zhì)注入被第一掩膜圖案205暴露的襯底SUB中以控制高電壓晶體管的閾值電壓。被注入以控制閾值電壓的雜質(zhì)可以形成為比穿通阻止離子注入部分101PTS淺。
[0052]參見圖4B，在去除圖4A中示出的第一光刻膠圖案203之后，可以去除第一氧化物層103通過第一氮化物層圖案201而敞開的部分。結(jié)果，可以暴露襯底SUB的未被第一氮化物層圖案201暴露的表面。隨后，可以氧化襯底SUB的被暴露的表面以形成第二氧化物層105。第二氧化物層105可以用作高電壓晶體管的柵絕緣層，且比第一氧化物層103具有更大的厚度。
[0053]參見圖4C，可以去除第一氮化物層圖案201。隨后，可以以順序的方式來執(zhí)行在第一氧化物層103和第二氧化物層105之上形成第一柵極層以及在第一柵極層上形成第二掩膜圖案215。第二掩膜圖案215可以具有包括第二氮化物層圖案211和氧化物層圖案213的層疊結(jié)構(gòu)?？梢允褂玫诙饪棠z圖案(未示出)作為刻蝕阻擋物來通過刻蝕工藝圖案化第二氮化物層圖案211和氧化物層圖案213。第二掩膜圖案215可以形成為使第一溝槽Tl和第二溝槽T2將被布置在其中的區(qū)域敞開。
[0054]隨后，可以刻蝕通過第二掩膜圖案215而被暴露的第一柵極層、第一氧化物層103和襯底SUB以形成第一溝槽Tl和第二溝槽T2。第二溝槽T2可以形成以限定高電壓晶體管區(qū)中的有源區(qū)A，并用作隔離區(qū)。第一溝槽Tl可以被布置在第二溝槽T2之間的有源區(qū)A中，且被用來增加將在隨后的工藝中形成的柵電極和接觸插塞之間的有效距離。根據(jù)實施例，由于同時形成彼此起不同作用的第一溝槽Tl和第二溝槽T2，故可以通過簡化的工藝來制造具有改善的操作特性的高電壓晶體管。
[0055]參見圖4D，可以形成第三掩膜圖案225，第三掩膜圖案225阻擋第二溝槽T2和存儲陣列區(qū)(未示出)而使第一溝槽Tl敞開。第三掩膜圖案225可以為第三光刻膠圖案。
[0056]隨后，可以通過使用第三掩膜圖案225作為注入阻擋物來將第二類型雜質(zhì)注入被第一溝槽Tl暴露的襯底SUB中，以形成第一結(jié)區(qū)101S1和101D1。第一結(jié)區(qū)101S1和101D1可以包括第一源極結(jié)區(qū)101S1和第一漏極結(jié)區(qū)101D1。第一源極結(jié)區(qū)101S1和第一漏極結(jié)區(qū)101D1可以彼此分開。穿通阻止離子注入部分101PTS形成在第一溝槽Tl的底表面之間。
[0057]可以通過使用傾斜離子注入工藝來注入第二類型雜質(zhì)，使得第二類型雜質(zhì)可以沿著第一溝槽Tl的輪廓均勻地分布。第二類型雜質(zhì)可以被注入以防止在源極區(qū)和漏極區(qū)的每個中出現(xiàn)穿通現(xiàn)象，穿通現(xiàn)象可以由第一溝槽Tl引起。第二類型雜質(zhì)可以與形成源極區(qū)和漏極區(qū)的雜質(zhì)相同類型。第二類型雜質(zhì)可以與第一類型雜質(zhì)不同。例如，當將形成的高電壓晶體管為NMOS晶體管時，被注入到通過第一溝槽Tl暴露的襯底SUB中的第二類型雜質(zhì)可以包括磷。
[0058]參見圖4E，可以去除第三掩膜圖案225以使圖4D中示出的第二溝槽T2敞開。隨后，可以形成絕緣層以填充第一溝槽Tl和第二溝槽T2，且可以平坦化絕緣層的表面。結(jié)果，可以在第一溝槽Tl中形成偏移絕緣層IA，可以在第二溝槽T2中形成隔離層IB。根據(jù)實施例，可以同時形成偏移絕緣層IA和隔離層IB。在形成偏移絕緣層IA和隔離層IB之后，可以去除圖4D中示出的第二掩膜圖案215。
[0059]偏移絕緣層IA和隔離層IB可以被保留為比第一氧化物層103和第二氧化物層105的上表面高。隨后，可以在包括偏移絕緣層IA和隔離層IB的襯底SUB上形成第二柵極層(未示出)。隨后，可以在第二柵極層上形成第四掩膜圖案(未示出)?？梢允褂玫谒难谀D案作為刻蝕阻擋物通過刻蝕工藝來刻蝕第一柵極層和第二柵極層，以形成柵電極G。
[0060]柵電極G可以具有包括第一柵極111和第二柵極117的層疊結(jié)構(gòu)。第一柵極111可以保留在偏移絕緣層IA之間的有源區(qū)A上。第二柵極117可以具有與偏移絕緣層IA疊置的邊沿EG，且保留在有源區(qū)A上。具有包括第一柵極111和第二柵極117的層疊結(jié)構(gòu)的柵電極G可以形成為暴露彼此相鄰的隔離層IB與偏移絕緣層IA之間的有源區(qū)A。
[0061]參見圖4F，可以在柵電極G的側(cè)壁上形成間隔物121。形成間隔物121的工藝可以包括沉積絕緣層以及通過使用回刻蝕工藝來刻蝕絕緣層以暴露柵電極G的頂表面的工藝。間隔物121可以被布置在偏移絕緣層IA上。
[0062]參見圖4G，可以將第二類型雜質(zhì)注入到在柵電極G的兩側(cè)處被暴露的有源區(qū)A中，以形成第二結(jié)區(qū)101S2和101D2。第二結(jié)區(qū)101S2和101D2可以包括第二源極結(jié)區(qū)101S2和第二漏極結(jié)區(qū)101D2。第二結(jié)區(qū)101S2和101D2可以在彼此相鄰的偏移絕緣層IA與隔離層IB之間形成至預定深度。第二類型雜質(zhì)可以與第一類型雜質(zhì)不同。例如，當將形成的高電壓晶體管為NMOS晶體管時，被注入以形成第二結(jié)區(qū)101S2和101D2的第二類型雜質(zhì)可以包括砷和磷。被注入到第二結(jié)區(qū)101S2和101D2中的第二類型雜質(zhì)可以與被注入到第一結(jié)區(qū)101S1和101D1中的第二類型雜質(zhì)具有不同的雜質(zhì)濃度。例如，被注入到第二結(jié)區(qū)101S2和101D2中的第二類型雜質(zhì)可以比被注入到第一結(jié)區(qū)101S1和101D1中的第二類型雜質(zhì)具有更高或更低的雜質(zhì)濃度。
[0063]第二結(jié)區(qū)101S2和101D2可以耦接至第一結(jié)區(qū)101S1和101D1。第一源極結(jié)區(qū)101S1和第二源極結(jié)區(qū)101S2可以組合用作高電壓晶體管的源極區(qū)S。第一漏極結(jié)區(qū)101D1和第二漏極結(jié)區(qū)101D2可以組合用作高電壓晶體管的漏極區(qū)D。
[0064]比被注入到第二結(jié)區(qū)101S2和101D2中的雜質(zhì)具有更低的濃度的第二類型雜質(zhì)可以被注入到第一結(jié)區(qū)101S1和101D1中，使得在源極區(qū)S和漏極區(qū)D中可以形成輕摻雜漏極(LDD)結(jié)構(gòu)。因此，根據(jù)實施例，在源極區(qū)S和漏極區(qū)D中可以形成LDD結(jié)構(gòu)以防止短溝道現(xiàn)象。
[0065]根據(jù)另一個實施例，為了降低在第一結(jié)區(qū)101S1和101D1中形成的電流路徑的電阻，比被注入到第二結(jié)區(qū)101S2和101D2中的雜質(zhì)具有更高的濃度的第二類型雜質(zhì)可以被注入到第一結(jié)區(qū)101S1和101D1中。
[0066]圖5是圖示根據(jù)實施例的存儲系統(tǒng)的配置的框圖。如圖5中所示，根據(jù)實施例的存儲系統(tǒng)1100可以包括非易失性存儲器件1120和存儲器控制器1110。
[0067]非易失性存儲器件1120可以具有以上參照圖1到圖4G而描述的結(jié)構(gòu)。此外，非易失性存儲器件1120可以為包括多個快閃存儲芯片的多芯片封裝體。
[0068]存儲器控制器1110可以被配置用來控制非易失性存儲器件1120。存儲器控制器1110可以包括靜態(tài)隨機存取存儲器(SRAM) 1111、中央處理單元(CPU) 1112、主機接口 1113、錯誤檢驗及校正單元(ECC) 1114以及存儲器接口 1115。SRAM 1111可以起到CPU 1112的操作存儲器的作用。CPU 1112可以執(zhí)行用于與存儲器控制器1110的數(shù)據(jù)交換的常規(guī)控制操作。主機接口 1113可以包括用于耦接至存儲系統(tǒng)1100的主機的數(shù)據(jù)交換協(xié)議。此外，ECC 1114可以檢測并校正從非易失性存儲器件1120讀取的數(shù)據(jù)中包括的錯誤。存儲器接口 1115可以在非易失性存儲器1120與存儲器控制器1110之間接口。存儲器控制器1110還可以包括儲存編碼數(shù)據(jù)的只讀存儲器(ROM)來與主機接口。
[0069]具有上述配置的存儲系統(tǒng)1100可以為將存儲器件1120和存儲器控制器1110組合在其中的固態(tài)盤(SSD)或存儲卡。例如，當存儲系統(tǒng)1100為SSD時，存儲器控制器1110可以通過包括USB、MMC、PC1-E、SATA、PATA、SCS1、ESDI和IDE的接口協(xié)議中的一種來與外部設備(諸如主機)通信。
[0070]圖6是圖示根據(jù)實施例的計算系統(tǒng)的配置的框圖。參見圖6，根據(jù)實施例的計算系統(tǒng)1200可以包括通過系統(tǒng)總線1260彼此電耦接的CPU 1220,RAM 1230、用戶接口 1240、調(diào)制解調(diào)器1250和存儲系統(tǒng)1210。此外，當計算系統(tǒng)1200為移動設備時，還可以包括電池以施加操作電壓到計算系統(tǒng)1200。計算系統(tǒng)1200還可以包括應用芯片組、相機圖像處理器(CIS)或移動 DRAM。
[0071]如以上關于圖5所描述的，存儲系統(tǒng)1210可以包括非易失性存儲器1212和存儲器控制器1211。根據(jù)實施例，由于偏移絕緣層形成在其中布置有高電壓晶體管的外圍區(qū)的有源區(qū)中，故在預定的有限區(qū)域中可以增大柵電極與接觸插塞之間的有效距離。因此，根據(jù)實施例，可以改善預定的有限區(qū)域中的高電壓晶體管的擊穿電壓BV。
[0072]根據(jù)實施例，由于高電壓晶體管的柵電極的邊沿與偏移絕緣層疊置，故可以降低高電壓晶體管的漏電流。根據(jù)實施例，由于偏移絕緣層與限定有源區(qū)的隔離層具有基本上相同的深度，故可以改善高電壓晶體管的擊穿電壓。
[0073]根據(jù)實施例，由于偏移絕緣層和隔離層同時形成，故可以提供具有改善的特性的高電壓晶體管而不需要額外的掩膜工藝。根據(jù)實施例，用作源極區(qū)和漏極區(qū)的結(jié)區(qū)沿著偏移絕緣層的表面形成，故可以防止可由偏移絕緣層的形成引起的高電壓晶體管的操作故障。
[0074]根據(jù)實施例，由于穿通阻止離子注入部分被布置在偏移絕緣層之間，故可以防止結(jié)區(qū)之間的穿通現(xiàn)象。
[0075]對于本領域技術人員將明顯的是，在不脫離如權(quán)利要求書中所限定的本發(fā)明的精神或范圍的情況下，可以對本發(fā)明的上述示例性實施例作出各種變型。
[0076]通過以上實施例可見，本申請可以提供以下技術方案。
[0077]技術方案1.一種半導體器件，包括:
[0078]襯底，包括存儲陣列區(qū)和外圍區(qū)；
[0079]隔離層，形成在外圍區(qū)中以限定有源區(qū)；
[0080]偏移絕緣層，彼此分開且形成在有源區(qū)中；以及
[0081]柵電極，具有與偏移絕緣層疊置的邊沿，且被布置在偏移絕緣層之間的有源區(qū)中。
[0082]技術方案2.如技術方案I所述的半導體器件，還包括:
[0083]第一結(jié)區(qū)，沿著偏移絕緣層的輪廓形成在襯底中；以及
[0084]第二結(jié)區(qū)，形成于在有源區(qū)中且在偏移絕緣層與隔離層之間的襯底中，
[0085]其中，第二結(jié)區(qū)中的每個分別耦接至第一結(jié)區(qū)中的每個。
[0086]技術方案3.如技術方案2所述的半導體器件，還包括:
[0087]穿通阻止注入部分，被設置在偏移絕緣層之間以及第一結(jié)區(qū)之間，
[0088]其中，穿通阻止注入部分形成在與偏移絕緣層的底部基本上相同的水平處。
[0089]技術方案4.如技術方案3所述的半導體器件，其中，穿通阻止離子注入部分包括第一類型雜質(zhì)，以及
[0090]其中，第一結(jié)區(qū)和第二結(jié)區(qū)中的每個包括與第一類型雜質(zhì)不同的第二類型雜質(zhì)。
[0091]技術方案5.如技術方案4所述的半導體器件，其中，第一結(jié)區(qū)中的第二類型雜質(zhì)與第二結(jié)區(qū)中的第二類型雜質(zhì)具有不同的濃度。
[0092]技術方案6.如技術方案I所述的半導體器件，其中，隔離層與偏移絕緣層形成在基本上相同的水平處。
[0093]技術方案7.如技術方案I所述的半導體器件，其中，柵電極包括:
[0094]第一柵極，被布置在偏移絕緣層之間；以及
[0095]第二柵極，形成在第一柵極之上，且具有與偏移絕緣層疊置的邊沿。
[0096]技術方案8.如技術方案I所述的半導體器件，還包括:
[0097]存儲串，被布置在存儲陣列區(qū)中，且包括彼此串聯(lián)地耦接的存儲單元。
[0098]技術方案9.如技術方案8所述的半導體器件，
[0099]其中，存儲單元被二維地布置在襯底的表面之上，以及
[0100]其中，存儲單元通過形成在存儲單元之間的襯底中的單元結(jié)區(qū)來彼此串聯(lián)地親接。
[0101]技術方案10.如技術方案8所述的半導體器件，
[0102]其中，存儲串包括柱型溝道層以及沿著柱型溝道層層疊的存儲單元，
[0103]其中，柱型溝道層耦接至襯底，且在存儲單元層疊所沿的第一方向上延伸，以及
[0104]其中，存儲單元沿著第一方向彼此串聯(lián)地耦接。
[0105]技術方案11.如技術方案8所述的半導體器件，
[0106]其中，存儲串包括被布置在襯底之上的U形溝道層以及彼此串聯(lián)地耦接的存儲單元，
[0107]其中，存儲單元沿著U形溝道層布置。
[0108]技術方案12.—種制造半導體器件的方法，所述方法包括:
[0109]同時形成第一溝槽和第二溝槽，其中，第一溝槽形成在襯底的外圍區(qū)中，其中，襯底包括存儲陣列區(qū)和外圍區(qū)，其中，第二溝槽限定有源區(qū)，以及其中，第一溝槽被設置在第二溝槽之間；
[0110]在第一溝槽中形成偏移絕緣層，并在第二溝槽中形成隔離層；以及
[0111]在偏移絕緣層之間的有源區(qū)中形成柵電極，其中，柵電極具有與偏移絕緣層疊置的邊沿。
[0112]技術方案13.如技術方案12所述的方法，還包括在同時形成第一溝槽和第二溝槽之前:
[0113]在襯底之上形成第一氧化物層；
[0114]在第一氧化物層之上形成第一掩膜圖案，其中，第一掩膜圖案使第一溝槽之間的襯底敞開；
[0115]通過氧化被第一掩膜圖案暴露的襯底的表面來形成比第一氧化物層具有更大的厚度的第二氧化物層；以及
[0116]去除第一掩膜圖案。
[0117]技術方案14.如技術方案13所述的方法，還包括:
[0118]在形成第二氧化物層之前，通過將雜質(zhì)注入被第一掩膜圖案暴露的襯底中來在第一溝槽之間形成穿通阻止注入部分，以及
[0119]其中，穿通阻止注入部分被設置在與第一溝槽的底部基本上相同的水平處。
[0120]技術方案15.如技術方案12所述的方法，其中，同時形成第一溝槽和第二溝槽包括:
[0121]在襯底之上形成第一柵極層；
[0122]在第一柵極層之上形成第二掩膜圖案，其中，第二掩膜圖案使其中布置有第一溝槽和第二溝槽的區(qū)域敞開；
[0123]刻蝕被第二掩膜圖案暴露的第一柵極層和襯底；以及
[0124]去除第二掩膜圖案以暴露第一柵極層。
[0125]技術方案16.如技術方案15所述的方法，還包括:
[0126]在去除第二掩膜圖案之前，形成覆蓋第二溝槽和存儲陣列區(qū)并使第一溝槽敞開的第三掩膜圖案；
[0127]通過使用第三掩膜圖案作為注入阻擋物將第二類型雜質(zhì)注入被第一溝槽暴露的襯底中來形成第一結(jié)區(qū)；以及
[0128]去除第三掩膜圖案。
[0129]技術方案17.如技術方案12所述的方法，還包括:
[0130]通過將雜質(zhì)注入被柵電極暴露且位于偏移絕緣層與隔離層之間的有源區(qū)中來形成第二結(jié)區(qū)。
[0131]技術方案18.如技術方案12所述的方法，還包括:
[0132]在同時形成第一溝槽和第二溝槽之前，通過將第一類型雜質(zhì)注入到有源區(qū)中來形成穿通阻止注入部分；
[0133]在同時形成第一溝槽和第二溝槽之后，通過將第二類型雜質(zhì)注入到被第一溝槽暴露的有源區(qū)中來形成第一結(jié)區(qū)；以及
[0134]在形成柵電極之后，通過將第二類型雜質(zhì)注入到有源區(qū)的在偏移絕緣層與隔離層之間的部分中來形成第二結(jié)區(qū)。
[0135]技術方案19.如技術方案18所述的方法，其中，第二類型雜質(zhì)與第一類型雜質(zhì)不同。
[0136]技術方案20.如技術方案18所述的方法，其中，第一結(jié)區(qū)中的第二類型雜質(zhì)的濃度與第二結(jié)區(qū)中的第二類型雜質(zhì)的濃度不同。
【主權(quán)項】
1.一種半導體器件，包括: 襯底，包括存儲陣列區(qū)和外圍區(qū)； 隔離層，形成在外圍區(qū)中以限定有源區(qū)； 偏移絕緣層，彼此分開且形成在有源區(qū)中；以及 柵電極，具有與偏移絕緣層疊置的邊沿，且被布置在偏移絕緣層之間的有源區(qū)中。2.如權(quán)利要求1所述的半導體器件，還包括: 第一結(jié)區(qū)，沿著偏移絕緣層的輪廓形成在襯底中；以及 第二結(jié)區(qū)，形成于在有源區(qū)中且在偏移絕緣層與隔離層之間的襯底中， 其中，第二結(jié)區(qū)中的每個分別耦接至第一結(jié)區(qū)中的每個。3.如權(quán)利要求2所述的半導體器件，還包括: 穿通阻止注入部分，被設置在偏移絕緣層之間以及第一結(jié)區(qū)之間， 其中，穿通阻止注入部分形成在與偏移絕緣層的底部基本上相同的水平處。4.如權(quán)利要求3所述的半導體器件，其中，穿通阻止離子注入部分包括第一類型雜質(zhì)，以及 其中，第一結(jié)區(qū)和第二結(jié)區(qū)中的每個包括與第一類型雜質(zhì)不同的第二類型雜質(zhì)。5.如權(quán)利要求4所述的半導體器件，其中，第一結(jié)區(qū)中的第二類型雜質(zhì)與第二結(jié)區(qū)中的第二類型雜質(zhì)具有不同的濃度。6.如權(quán)利要求1所述的半導體器件，其中，隔離層與偏移絕緣層形成在基本上相同的水平處。7.如權(quán)利要求1所述的半導體器件，其中，柵電極包括: 第一柵極，被布置在偏移絕緣層之間；以及 第二柵極，形成在第一柵極之上，且具有與偏移絕緣層疊置的邊沿。8.如權(quán)利要求1所述的半導體器件，還包括: 存儲串，被布置在存儲陣列區(qū)中，且包括彼此串聯(lián)地耦接的存儲單元。9.如權(quán)利要求8所述的半導體器件， 其中，存儲單元被二維地布置在襯底的表面之上，以及 其中，存儲單元通過形成在存儲單元之間的襯底中的單元結(jié)區(qū)來彼此串聯(lián)地耦接。10.一種制造半導體器件的方法，所述方法包括: 同時形成第一溝槽和第二溝槽，其中，第一溝槽形成在襯底的外圍區(qū)中，其中，襯底包括存儲陣列區(qū)和外圍區(qū)，其中，第二溝槽限定有源區(qū)，以及其中，第一溝槽被設置在第二溝槽之間； 在第一溝槽中形成偏移絕緣層，并在第二溝槽中形成隔離層；以及 在偏移絕緣層之間的有源區(qū)中形成柵電極，其中，柵電極具有與偏移絕緣層疊置的邊沿。
【文檔編號】H01L21/8247GK106098692SQ201510691514
【公開日】2016年11月9日
【申請日】2015年10月22日
【發(fā)明人】李東奐, 具旼奎, 許炫
【申請人】愛思開海力士有限公司