(SCK)、使能管腳13 ζ 5彡、移位寄存器復(fù)位管腳 10 ( S(JLR)o
[0052] 其中，恒壓驅(qū)動(dòng)管腳（Q0?Q7)、芯片接地管腳（GND)、芯片接電源管腳（VDD)、顯示 數(shù)據(jù)輸入管腳（SER)、顯示數(shù)據(jù)輸出管腳（Q7'）、數(shù)據(jù)鎖存信號(hào)輸入管腳（RCK)、時(shí)鐘信號(hào)輸 入管腳（SCK)、移位寄存器復(fù)位管腳(瓦^(guò) )與對(duì)應(yīng)的芯片晶粒引腳PAD之間通過(guò)金線或 銅線正常通過(guò)封裝打線G5連接，而由于在顯示屏應(yīng)用中，使能管腳13 (石）接GND，即使能 端口一直開(kāi)啟，因此，芯片封裝時(shí)，可以將使能管腳13 不與對(duì)應(yīng)的芯片晶粒引腳封裝 打線連接，并且在封裝管腳上標(biāo)"NC"代表此端口懸空。
[0053] 作為本實(shí)用新型一實(shí)施例，使能管腳（吞）對(duì)應(yīng)的芯片晶粒引腳可以通過(guò)集成電 路內(nèi)部整合掉輸出端（即，使芯片晶粒G2不具有使能引腳PAD)，也可以將該使能引腳PAD 與低電平電壓連接，使之一直保持開(kāi)啟狀態(tài)。
[0054] 本實(shí)用新型實(shí)施例在封裝過(guò)程中，將芯片中具有固定設(shè)置的封裝管腳不與對(duì)應(yīng)的 芯片晶粒引腳封裝打線連接，使之在應(yīng)用時(shí)懸空，同時(shí)將對(duì)應(yīng)的芯片晶粒引腳在芯片內(nèi)部 給予預(yù)設(shè)值，或通過(guò)集成電路結(jié)構(gòu)優(yōu)化掉對(duì)應(yīng)引腳，從而在實(shí)現(xiàn)顯示要求的前提下節(jié)省了 封裝成本，提高抗干擾能力。
[0055] 圖4示出了本實(shí)用新型第二實(shí)施例提供的LED驅(qū)動(dòng)芯片的封裝結(jié)構(gòu)，為了便于說(shuō) 明，僅示出了與本實(shí)用新型相關(guān)的部分。
[0056] 作為本實(shí)用新型一實(shí)施例，該LED驅(qū)動(dòng)芯片的封裝結(jié)構(gòu)包括封裝外殼Gl和芯片 晶粒G2,結(jié)合芯片封裝俯視圖6,芯片晶粒G2具有14-16個(gè)引腳PAD，封裝外殼Gl具有16 個(gè)封裝管腳PIN，分別為：恒壓驅(qū)動(dòng)管腳1?7、15 (Q0?Q7)、芯片接地管腳8 (GND)、芯片接 電源管腳16 (VDD)、顯示數(shù)據(jù)輸入管腳H(SER)、顯示數(shù)據(jù)輸出管腳9 (Q7'）、數(shù)據(jù)鎖存信號(hào) 輸入管腳12 (RCK)、時(shí)鐘信號(hào)輸入管腳11 (SCK)、使能管腳13 (巧）、移位寄存器復(fù)位管腳 10 ( SCLR )。
[0057] 其中，恒壓驅(qū)動(dòng)管腳（Q0?Q7)、芯片接地管腳（GND)、芯片接電源管腳（VDD)、顯示 數(shù)據(jù)輸入管腳（SER)、顯示數(shù)據(jù)輸出管腳（Q7'）、數(shù)據(jù)鎖存信號(hào)輸入管腳（RCK)、時(shí)鐘信號(hào)輸 入管腳（SCK)、驅(qū)動(dòng)端口的使能管腳（G )與對(duì)應(yīng)的芯片晶粒引腳之間通過(guò)金線或銅線正常 通過(guò)封裝打線G5連接，而由于在顯示屏應(yīng)用中，移位寄存器復(fù)位管腳（)接VDD信號(hào)， 因此，芯片封裝時(shí)，可以將移位寄存器復(fù)位管腳10 ()不與對(duì)應(yīng)的芯片晶粒引腳封裝 打線連接，并且在封裝管腳上標(biāo)"NC"代表此端口懸空。
[0058] 作為本實(shí)用新型一實(shí)施例，移位寄存器復(fù)位管腳（)對(duì)應(yīng)的芯片晶粒的復(fù)位 引腳PAD可以通過(guò)集成電路內(nèi)部整合掉輸出端，也可以將該復(fù)位引腳PAD與高電平電壓連 接。
[0059] 本實(shí)用新型實(shí)施例在封裝過(guò)程中，將芯片中具有固定設(shè)置的封裝管腳不與對(duì)應(yīng)的 芯片晶粒引腳封裝打線連接，使之在應(yīng)用時(shí)懸空，同時(shí)將對(duì)應(yīng)的芯片晶粒引腳在芯片內(nèi)部 給予預(yù)設(shè)值，或通過(guò)集成電路結(jié)構(gòu)優(yōu)化掉對(duì)應(yīng)引腳，從而在實(shí)現(xiàn)顯示要求的前提下節(jié)省了 封裝成本，提高抗干擾能力。
[0060] 圖5示出了本實(shí)用新型第三實(shí)施例提供的LED驅(qū)動(dòng)芯片的封裝結(jié)構(gòu)，為了便于說(shuō) 明，僅示出了與本實(shí)用新型相關(guān)的部分。
[0061] 作為本實(shí)用新型一實(shí)施例，該LED驅(qū)動(dòng)芯片的封裝結(jié)構(gòu)包括封裝外殼Gl和芯片晶 粒G2,結(jié)合芯片封裝俯視圖6,芯片晶粒G2具有14-16個(gè)引腳PAD，封裝外殼Gl具有16個(gè) 封裝管腳PIN，分別為：恒壓驅(qū)動(dòng)管腳1?7、15 (Q0?Q7)、芯片接地管腳8 (GND)、芯片接電 源管腳16 (VDD)、顯示數(shù)據(jù)輸入管腳H(SER)、顯示數(shù)據(jù)輸出管腳9 (Q7'）、數(shù)據(jù)鎖存信號(hào)輸 入管腳12 (RCK)、時(shí)鐘信號(hào)輸入管腳11 (SCK)、驅(qū)動(dòng)端口的使能管腳13 (石）、移位寄存器復(fù) 位管腳10 ( )。
[0062] 其中，恒壓驅(qū)動(dòng)管腳（Q0?Q7)、芯片接地管腳（GND)、芯片接電源管腳（VDD)、顯示 數(shù)據(jù)輸入管腳（SER)、顯示數(shù)據(jù)輸出管腳（Q7'）、數(shù)據(jù)鎖存信號(hào)輸入管腳（RCK)、時(shí)鐘信號(hào)輸 入管腳（SCK)與對(duì)應(yīng)的芯片晶粒引腳之間通過(guò)金線或銅線正常通過(guò)封裝打線G5連接，而由 于在顯示屏應(yīng)用中，使能管腳13 (石）接GND，移位寄存器復(fù)位管腳（)接VDD信號(hào)， 因此，芯片封裝時(shí)，可以將使能管腳13 (石）和移位寄存器復(fù)位管腳10 (瓦^(guò))不與對(duì)應(yīng) 的芯片晶粒引腳封裝打線連接，并且在對(duì)應(yīng)的封裝管腳上標(biāo)"NC"代表此端口懸空。
[0063] 當(dāng)然，驅(qū)動(dòng)端口的使能管腳（石）和移位寄存器復(fù)位管腳（)對(duì)應(yīng)的芯片晶 粒使能引腳和復(fù)位引腳既可以通過(guò)集成電路內(nèi)部整合掉輸出端，也可以分別對(duì)使能引腳和 復(fù)位引腳連接低電平和高電平電壓。
[0064] 作為本實(shí)用新型一優(yōu)選實(shí)施例，上述實(shí)施例的封裝結(jié)構(gòu)可以優(yōu)選采用高分子聚合 物封裝實(shí)現(xiàn)，但應(yīng)當(dāng)理解地，此處并不限定其工藝類型。
[0065] 本實(shí)用新型實(shí)施例在封裝過(guò)程中，將芯片中具有固定設(shè)置的封裝管腳不與對(duì)應(yīng)的 芯片晶粒引腳封裝打線連接，使之在應(yīng)用時(shí)懸空，同時(shí)將對(duì)應(yīng)的芯片晶粒引腳在芯片內(nèi)部 給予預(yù)設(shè)值，或通過(guò)集成電路結(jié)構(gòu)優(yōu)化掉對(duì)應(yīng)引腳，從而在實(shí)現(xiàn)顯示要求的前提下節(jié)省了 封裝成本，提高抗干擾能力。
[0066] 以上僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用 新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保 護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1. 一種LED驅(qū)動(dòng)芯片的封裝結(jié)構(gòu)，包括封裝外殼和芯片晶粒，所述封裝外殼具有16個(gè) 封裝管腳，分別為：驅(qū)動(dòng)管腳（Q0?Q7)、芯片接地管腳（GND)、芯片接電源管腳（VDD)、顯示 數(shù)據(jù)輸入管腳（SER)、顯示數(shù)據(jù)輸出管腳（Q7'）、數(shù)據(jù)鎖存信號(hào)輸入管腳（RCK)、時(shí)鐘信號(hào)輸 入管腳（SCK)、使能管腳纟G>、移位寄存器復(fù)位管腳（互^ ),其特征在于，所述芯片晶粒 具有14至16個(gè)引腳，所述使能管腳（& )和/或所述移位寄存器復(fù)位管腳（)與所述 芯片晶粒之間無(wú)封裝打線連接。
2. 如權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，所述芯片晶粒具有16個(gè)引腳，包括使能 引腳和復(fù)位引腳，所述使能引腳連接低電平電壓和/或所述復(fù)位引腳連接高電平電壓。
3. 如權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，所述芯片晶粒具有15個(gè)引腳，包括復(fù)位 引腳，不包括使能引腳； 所述使能管腳（巧）與所述芯片晶粒之間無(wú)封裝打線連接；所述復(fù)位引腳與所述移位 寄存器復(fù)位管腳（瓦^(guò))之間無(wú)封裝打線連接，且所述復(fù)位引腳連接高電平電壓，或所述 復(fù)位引腳與所述移位寄存器復(fù)位管腳（)之間具有封裝打線連接。
4. 如權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，所述芯片晶粒具有15個(gè)引腳，包括使能 引腳，不包括復(fù)位引腳； 所述移位寄存器復(fù)位管腳與所述芯片晶粒之間無(wú)封裝打線連接；所述使能 引腳與所述使能管腳（石）之間無(wú)封裝打線連接，且所述使能引腳連接低電平電壓，或所述 使能引腳與所述驅(qū)動(dòng)端口的使能管腳（吞）之間具有封裝打線連接。
5. 如權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，所述芯片晶粒具有14個(gè)引腳，不包括使 能引腳和復(fù)位引腳； 所述使能管腳（石）和所述移位寄存器復(fù)位管腳（)與所述芯片晶粒之間無(wú)封裝 打線連接。
6. 如權(quán)利要求1至5任一項(xiàng)所述的封裝結(jié)構(gòu)，其特征在于，所述封裝結(jié)構(gòu)采用高分子聚 合物封裝。
7. 如權(quán)利要求1至5任一項(xiàng)所述的封裝結(jié)構(gòu)，其特征在于，所述封裝打線材料為金線或 銅線。
【專利摘要】本實(shí)用新型適用于集成電路領(lǐng)域，提供了一種LED驅(qū)動(dòng)芯片的封裝結(jié)構(gòu)，該封裝結(jié)構(gòu)包括封裝外殼和芯片晶粒，封裝外殼具有16個(gè)封裝管腳，芯片晶粒具有14至16個(gè)引腳，使能管腳和/或移位寄存器復(fù)位管腳與芯片晶粒之間無(wú)封裝打線連接。本實(shí)用新型在封裝過(guò)程中，將芯片中具有固定設(shè)置的封裝管腳不與對(duì)應(yīng)的芯片晶粒引腳封裝打線連接，使之在應(yīng)用時(shí)懸空，同時(shí)將對(duì)應(yīng)的芯片晶粒引腳在芯片內(nèi)部給予預(yù)設(shè)值，或通過(guò)集成電路結(jié)構(gòu)優(yōu)化掉對(duì)應(yīng)引腳，從而在實(shí)現(xiàn)顯示要求的前提下節(jié)省了封裝成本，提高抗干擾能力。
【IPC分類】H01L33-52, H01L33-62
【公開(kāi)號(hào)】CN204303865
【申請(qǐng)?zhí)枴緾N201420747874
【發(fā)明人】符傳匯, 呂蘇誼, 李照華, 王樂(lè)康, 石磊, 王文榮
【申請(qǐng)人】深圳市明微電子股份有限公司
【公開(kāi)日】2015年4月29日
【申請(qǐng)日】2014年12月2日