專利名稱：防靜電保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體技術(shù)，尤指一種防靜電保護(hù)電路。
背景技術(shù)：
在芯片的輸入/輸出電路上設(shè)計(jì)抗靜電(Electrostatic Discharge ；ESD)保護(hù)電路是芯片設(shè)計(jì)和制造的必須工作。如美國(guó)專利公告第US6456472B1號(hào)發(fā)明專利、美國(guó)專利公告第US6751077B2號(hào)發(fā)明專利以及美國(guó)專利公告第US7855862B1號(hào)發(fā)明專利等都分別提出以不同電路架構(gòu)進(jìn)行ESD放電保護(hù)。請(qǐng)參閱圖1，即顯示美國(guó)專利公告第US6456472B1號(hào)發(fā)明專利所公開的一種通用的多電源域的ESD放電保護(hù)的方法的電路結(jié)構(gòu)示意圖，如圖所示，上述ESD放電保護(hù)的方法即在信號(hào)源10和電源端11之間加入二極管，并在信號(hào)源10與接地端12之間加入反向二極管，以在信號(hào)源10有很高或很低的電荷輸入時(shí)，可以通過二極管放電到電源端11或接地端12，從而保護(hù)芯片內(nèi)部的電路不受靜電干擾。然而，當(dāng)信號(hào)源10輸入的信號(hào)幅值高于電源端11電位或低于地電位時(shí)，上述用于ESD保護(hù)的二極管將導(dǎo)通，從而使信號(hào)源10輸入的信號(hào)被鉗位在電源端電位或地電位上，進(jìn)而破壞了電路的功能。請(qǐng)參閱圖2，即顯示美國(guó)專利公告第US6751077B2號(hào)發(fā)明專利所公開的一種利用電阻分壓的方法來提高ESD放電管的耐壓能力的方法的電路結(jié)構(gòu)示意圖，如圖所示，該方法即在信號(hào)源20與接地端21之間加入NMOS管22，且該NMOS管22的柵極由串接在信號(hào)源20與接地端21之間的兩組電阻23與電容M并聯(lián)組成的RC電路分壓控制。但是，因該 NMOS管22的襯底與接地端21連接，當(dāng)信號(hào)源20輸入的信號(hào)低于地電位時(shí)，會(huì)使NMOS管 22導(dǎo)通，而將信號(hào)源20輸入的信號(hào)鉗位在地電位上。請(qǐng)參閱圖3，即顯示美國(guó)專利公告第US7855862B1號(hào)發(fā)明專利所公開的一種在信號(hào)通道內(nèi)串聯(lián)進(jìn)PMOS管的方法的電路結(jié)構(gòu)示意圖，來解決輸入信號(hào)低于地的問題，如圖所示，該方法即信號(hào)源30通過一 NMOS管31接地，并在信號(hào)源30與電源端32之間加入PMOS 管33。但是，因PMOS管33的襯底連接電源端32，當(dāng)信號(hào)源30輸入的信號(hào)高于電源端32 電源電壓，會(huì)使PMOS管33導(dǎo)通，而將信號(hào)源30輸入的信號(hào)被鉗位在電源電壓電位上而發(fā)生形變，產(chǎn)生了失真。因此，如何提供一種防靜電保護(hù)電路，以在達(dá)到ESD保護(hù)效果的前提下，容忍大于電源電壓或小于地電位輸入信號(hào)的存在，便成為目前業(yè)界急待克服的技術(shù)課題。

發(fā)明內(nèi)容
鑒于上述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明目的在于提供一種防靜電保護(hù)電路，以在達(dá)到防靜電效果的同時(shí)，可避免輸入信號(hào)擺幅超過電源電壓電位或低于地電位時(shí)被鉗位的問題。為達(dá)到上述目的，本發(fā)明所提供的防靜電保護(hù)電路包括第一二極管(Dl)，其具有陽(yáng)極和陰極，其陽(yáng)極連接第一輸入源；第二二極管(D2)，其具有陽(yáng)極和陰極，其陽(yáng)極連接第二輸入源，其陰極與該第一二極管的陰極連接，并在連接處形成第一分接點(diǎn)(a)；第一 PMOS管(Ml)，其具有源極(Si)、柵極(gl)、漏極(dl)和襯底，其襯底同其源極(si)相連后與該第一分接點(diǎn)(a)連接，其柵極(gl)通過一電容(Cl)與該第二輸入源連接，且其柵極還通過一電阻(Rl)連接該第一輸入源，其漏極(dl)連接該第二輸入源；以及第二 PMOS管 (M2)，其具有源極(s2)、柵極(g2)、漏極(業(yè))和襯底，其襯底同其源極(^)相連后通過該第一分接點(diǎn)(a)與該第一 PMOS管的源極(si)連接，其柵極(g2)通過一電阻(似)與該第二輸入源連接，且其柵極(g》還通過一電容(以)連接該第一輸入源，其漏極(業(yè))連接該第一輸入源；其中，第一輸入源與第二輸入源中的其中一者為信號(hào)源(VIN)。在本發(fā)明的防靜電保護(hù)電路的一個(gè)實(shí)施例中，該第一輸入源為接地端(VSS)，第二輸入源為信號(hào)源(VIN)。在本發(fā)明的防靜電保護(hù)電路的另一個(gè)實(shí)施例中，該第一輸入源為信號(hào)源(VIN)，第二輸入源為電源端(VDD)。在本發(fā)明的防靜電保護(hù)電路的又一個(gè)實(shí)施例中，該第一輸入源為信號(hào)源(VIN)，第二輸入源為電源端(VDD)；此外，還包括第三二極管(D3)，其具有陽(yáng)極和陰極，其陽(yáng)極連接接地端(VSS)；第四二極管(D4)，其具有陽(yáng)極和陰極，其陽(yáng)極連接該信號(hào)源(VIN)，其陰極與該第三二極管的陰極連接，并在連接處形成第二分接點(diǎn)(a’)；第三PMOS管(Μ； )，其具有源極(8；3)、柵極(g!3)、漏極(們)和襯底，其襯底同其源極(U)相連后與該第二分接點(diǎn)(a’)連接，其柵極(g:3)通過一電容(O)與該信號(hào)源連接，且其柵極(g!3)還通過一電阻(舊)連接該接地端，其漏極(們)連接該信號(hào)源；以及第四PMOS管(M4)，其具有源極(s4)、柵極(g4)、 漏極(d4)和襯底，其襯底同其源極(s4)相連后通過該第二分接點(diǎn)(a’ )與該第三PMOS管的源極(8；3)連接，其柵極(g4)通過一電阻(R4)與該信號(hào)源連接，且其柵極(g4)還通過一電容(C4)連接該接地端，其漏極(d4)連接該接地端。以下結(jié)合上述技術(shù)方案，說明本發(fā)明的有益技術(shù)效果。相比于現(xiàn)有技術(shù)，本發(fā)明包括第一二極管、第二二極管、第一 PMOS管以及第PMOS管，其中，第一二極管的陽(yáng)極連接第一輸入源，第二二極管的陽(yáng)極連接第二輸入源，兩者的陰極相連，并在連接處形成第一分接點(diǎn)，以與第一 PMOS管中與其襯底相連的源極(si)連接，且同時(shí)與第PMOS管中與其襯底相連的源極(8 連接，而第一 PMOS管的漏極(dl)連接該第二輸入源，其柵極(gl)通過一電容連接第二輸入源，且其柵極(gl)還通過一電阻連接第一輸入源，第PMOS管的柵極(g2) 通過一電阻連接第二輸入源，且其柵極(g》還通過一電容連接第一輸入源，其漏極(d2)連接第一輸入源；其中，第一輸入源或第二輸入源為信號(hào)源。由此，以在達(dá)成抗靜電效果的同時(shí)，可有效避免輸入信號(hào)擺幅超過電源電壓電位或低于地電位時(shí)被鉗位的問題。


圖1為美國(guó)專利公告第US6456472B1號(hào)發(fā)明專利所公開的ESD放電保護(hù)的電路圖。圖2為美國(guó)專利公告第US6751077B2號(hào)發(fā)明專利所公開的ESD放電保護(hù)的電路圖。圖3為美國(guó)專利公告第US7855862B1號(hào)發(fā)明專利所公開的ESD放電保護(hù)的電路圖。
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圖4A至4C為本發(fā)明的防靜電保護(hù)電路的一實(shí)施例的電路圖，其中，圖4A為ESD 通過信號(hào)源VIN負(fù)向放電的電路圖，圖4B為ESD通過信號(hào)源VIN正向放電的電路圖，圖4C 為信號(hào)源VIN輸入信號(hào)的幅度低于接地端VSS電位的電路圖。圖5A至5C為本發(fā)明的防靜電保護(hù)電路的另一實(shí)施例的電路圖，其中，圖5A為ESD 通過信號(hào)源VIN’以遠(yuǎn)高于電源端VDD電壓正向放電的電路圖，圖5B為ESD通過信號(hào)源VIN’ 以遠(yuǎn)低于電源端VDD電壓負(fù)向放電的電路圖，圖5C為信號(hào)源VIN’輸入信號(hào)的幅度超出電源端VDD電位的電路圖。圖6為本發(fā)明的防靜電保護(hù)電路的又一實(shí),
主要元件符號(hào)說明
10、20、30信號(hào)源
11,32電源端
12,21接地端
22,31匪OS管
23電阻
24電容
33PMOS 管
a第一分接點(diǎn)
a'第二分接點(diǎn)
Cl C4電容
dl d4漏極
Dl第一二極管
D2第二二極管
D3第三二極管
D4第四二極管
gl g4柵極
11、12、11，、12，導(dǎo)電通路
Ml第一 PMOS管
M2第二 PMOS管
M3第三PMOS管
M4第四PMOS管
Rl R4電阻
si s4源極
VIN、VIN，、VIN”信號(hào)源
VDD \ VDD"電源端
VSS接地端
具體實(shí)施例方式
以下通過特定的具體實(shí)例說明本發(fā)明的實(shí)施方式，所屬領(lǐng)域的普通技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。
第一實(shí)施例請(qǐng)參閱圖4A至圖4C，其為顯示本發(fā)明的防靜電保護(hù)電路的第一實(shí)施例的電路圖。 如圖所示，本發(fā)明的防靜電保護(hù)電路包括第一二極管D1、第二二極管D2、第一 PMOS管Ml以及第PMOS管M2，以下即對(duì)本發(fā)明的防靜電保護(hù)電路的上述各元件進(jìn)行詳細(xì)說明。該第一二極管Dl的陽(yáng)極連接接地端VSS，其陰極與該第二二極管D2的陰極連接， 并在連接處形成第一分接點(diǎn)a，該第二二極管D2的陽(yáng)極連接信號(hào)源VIN。該第一 PMOS管Ml具有源極Si、柵極gl、漏極dl和襯底，其襯底同其源極si相連后與該第一分接點(diǎn)a連接，其柵極gl通過一電容Cl與該信號(hào)源VIN連接，且其柵極gl還通過一電阻Rl連接接地端VSS，其漏極dl與該信號(hào)源VIN連接。該第二 PMOS管M2具有源極s2、柵極g2、漏極d2和襯底，其襯底同其源極s2相連后通過該第一分接點(diǎn)a與該第一 PMOS管Ml的源極si連接，其柵極g2通過一電阻R2與該信號(hào)源VIN連接，且其柵極g2還通過一電容C2連接接地端VSS，其漏極d2連接接地端VSS。下面以ESD放電為例，并配合圖4A以及4B說明本發(fā)明具備防靜電保護(hù)的效果。如圖4A所示，當(dāng)ESD通過信號(hào)源VIN負(fù)向放電時(shí)，第二 PMOS管M2的漏極d2的電位等于接地端VSS的零電位，且第二二極管D2截止，則該第二二極管D2的陰極，即第一分接點(diǎn)a為零電位，那么，與該第一分接點(diǎn)a連接的第一 PMOS管Ml的源極si以及第二 PMOS 管M2的源極s2的電位均為零，此外，由于ESD放電脈沖的頻率很高，導(dǎo)致電容C1、C2相當(dāng)于短路，則使得第一 PMOS管Ml的柵極gl的電位接近于信號(hào)源VIN的負(fù)脈沖電壓，第二 PMOS 管M2的柵極g2的電位接近于接地端VSS的零電位；如此，則第二 PMOS管M2的源極s2、漏極d2以及柵極g2的電位均接近等于零，致使第二 PMOS管M2截止，而第一 PMOS管Ml的源極si (零電位)的電位高于柵極gl (負(fù)脈沖電壓)的電位，致使第一 PMOS管Ml導(dǎo)通，當(dāng)?shù)谝?PMOS管Ml導(dǎo)通后，則將第一分接點(diǎn)a的電位拉低到信號(hào)源VIN的負(fù)脈沖電壓電位，使得第一二極管Dl陽(yáng)極(連接接地端VSS為零電位)高于其陰極(即第一分接點(diǎn)a處的負(fù)脈沖電壓)，進(jìn)而導(dǎo)通第一二極管D1，如此，如圖4A所示，則在信號(hào)源VIN與接地端VSS之間即由第一極管Dl、以及第一 PMOS管Ml形成了一個(gè)導(dǎo)電通路11，而將ESD順利由信號(hào)源VIN 導(dǎo)入接地端VSS，達(dá)到了靜電保護(hù)的目的。如圖4B所示，當(dāng)ESD通過信號(hào)源VIN正向放電時(shí)，第一 PMOS管Ml的漏極dl的電位等于信號(hào)源VIN的正脈沖電壓，且第一二極管Dl截止，第二二極管D2正向?qū)ǎ瑒t第一 PMOS管Ml的源極si以及第二 PMOS管M2的源極s2的電位接近于信號(hào)源VIN的正脈沖電壓，此外，由于ESD放電脈沖的頻率很高，導(dǎo)致電容Cl、C2相當(dāng)于短路，則使得第一 PMOS管 Ml的柵極gl的電位接近于信號(hào)源VIN的正脈沖電壓，第二 PMOS管M2的柵極g2的電位接近于接地端VSS的零電位；如此，則第一 PMOS管Ml的源極Si、漏極dl以及柵極gl的電位均接近等于信號(hào)源VIN的正脈沖電壓，致使第一 PMOS管Ml截止，而第二 PMOS管M2的源極 s2(正脈沖電壓)的電位高于柵極g2(零電位)的電位，致使第二 PMOS管M2導(dǎo)通，如此， 如圖4B所示，則在信號(hào)源VIN與接地端VSS之間即由第二二極管D2、以及第二 PMOS管M2 形成了一個(gè)導(dǎo)電通路12，而將ESD順利由信號(hào)源VIN導(dǎo)入接地端VSS，達(dá)到了靜電保護(hù)的目的。下面以信號(hào)源VIN輸入信號(hào)為正常信號(hào)時(shí)，輸入的幅度低于接地端VSS的負(fù)電位為例，并配合圖4C說明本發(fā)明同時(shí)具備避免輸入信號(hào)擺幅低于地時(shí)被鉗位的問題的技術(shù)效果。如圖4C中的(a)所示，當(dāng)信號(hào)源VIN輸入信號(hào)的幅度低于接地端VSS (即為負(fù)電位)時(shí)，第二二極管D2截止，則該第二二極管D2的陰極，即第一分接點(diǎn)a為零電位，那么， 與該第一分接點(diǎn)a連接的第一 PMOS管Ml的源極si以及第二 PMOS管M2的源極s2的電位均為零，此外，由于此時(shí)為信號(hào)源VIN輸入的正常信號(hào)，頻率較低，導(dǎo)致電容C1、C2相當(dāng)于開路，則使得第一 PMOS管Ml的柵極gl的電位接近于接地端VSS的零電位，第二 PMOS管M2 的柵極g2的電位接近于信號(hào)源VIN的低于接地端VSS的負(fù)電位；如此，則第一 PMOS管Ml 的源極si的電位與柵極gl的電位均接近等于零，致使第一 PMOS管Ml截止，而第二 PMOS 管M2的源極s2 (零電位)的電位高于柵極g2接近信號(hào)源VIN的負(fù)電位，致使第二 PMOS管 M2導(dǎo)通，如此，則可得到如圖4C中的(b)所示的等效電路圖，此時(shí)，在信號(hào)源VIN與接地端 VSS之間沒有導(dǎo)電通路，即可有效避免該負(fù)電位的輸入信號(hào)被鉗位在零電位的問題。綜上所述，應(yīng)用本實(shí)施例的電路結(jié)構(gòu)，即可在保證ESD靜電保護(hù)的前提下，同時(shí)避免輸入信號(hào)擺幅低于地時(shí)被鉗位的問題的產(chǎn)生。第二實(shí)施例請(qǐng)參閱圖2，是為顯示本發(fā)明的防靜電保護(hù)電路的第二實(shí)施例的電路圖，其中，與前述實(shí)施例的防靜電保護(hù)電路(如圖4A至4C所示)相同或近似的元件是以相同或近似的符號(hào)表示，并省略詳細(xì)的敘述，以使本案的說明更清楚易懂。第二實(shí)施例的防靜電保護(hù)電路與第一實(shí)施例的防靜電保護(hù)電路最大不同之處在于，第一實(shí)施例的防靜電保護(hù)電路是以接地端VSS作為信號(hào)源VIN的靜電釋放點(diǎn)；而第二實(shí)施例的防靜電保護(hù)電路則是以電源端VDD’作為信號(hào)源VIN’的靜電釋放點(diǎn)，此外，因選擇靜電釋放的點(diǎn)不同，使得本實(shí)施例中，信號(hào)源VIN’設(shè)置的位置與第一實(shí)施例的信號(hào)源VIN設(shè)置的位置不同，如圖5A所示，本實(shí)施例的信號(hào)源VIN’替代第一實(shí)施例的接地端VSS的位置設(shè)置在第一二極管Dl的陽(yáng)極，而本實(shí)施例的電源端VDD’替代第一實(shí)施例的信號(hào)源VIN的位置設(shè)置在第二二極管D2的陽(yáng)極。同樣地，下面以ESD放電為例，并配合圖5A以及5B說明本發(fā)明具備防靜電保護(hù)的效果。如圖5A所示，當(dāng)ESD通過信號(hào)源VIN’以遠(yuǎn)高于電源端VDD’電壓正向放電時(shí)，第一二極管Dl導(dǎo)通，則第一 PMOS管Ml的源極si以及第二 PMOS管M2的源極s2的電位接近于信號(hào)源VIN’的電位(遠(yuǎn)高于電源端VDD’的電位)，此外，由于ESD放電脈沖的頻率很高， 導(dǎo)致電容Cl、C2相當(dāng)于短路，則使得第一 PMOS管Ml的柵極gl的電位接近于電源端VDD’ 的電位，第二 PMOS管M2的柵極g2的電位接近于信號(hào)源VIN’的電位；如此，則第二 PMOS管 M2的源極s2與柵極g2的電位均接近于信號(hào)源VIN’的電位，致使第二 PMOS管M2截止，而第一 PMOS管Ml的源極si (遠(yuǎn)高于電源端VDD’的電位)的電位高于柵極gl (接近于電源端VDD，的電位)的電位，致使第一 PMOS管Ml導(dǎo)通，如此，如圖5A所示，則在信號(hào)源VIN， 與電源端VDD’之間即由第一極管D1、以及第一 PMOS管Ml形成了一個(gè)導(dǎo)電通路II’，而將 ESD順利由信號(hào)源VIN’導(dǎo)入電源端VDD ’，達(dá)到了靜電保護(hù)的目的。如圖5B所示，當(dāng)ESD通過信號(hào)源VIN’以遠(yuǎn)低于電源端VDD’電壓負(fù)向放電時(shí)，第二二極管D2導(dǎo)通，則第一 PMOS管Ml的源極si以及第二 PMOS管M2的源極s2的電位接近于電源端VDD’的電位，此外，由于ESD放電脈沖的頻率很高，導(dǎo)致電容Cl、C2相當(dāng)于短路，則使得第一 PMOS管Ml的柵極gl的電位接近于電源端VDD’的電位，第二 PMOS管M2的柵極g2的電位接近于信號(hào)源VIN’的電位(遠(yuǎn)低于電源端VDD’的電位)；如此，則第一 PMOS 管Ml的源極si與柵極gl的電位均接近等于電源端VDD’的電位，致使第一 PMOS管Ml截止，而第二 PMOS管M2的源極s2(電源端VDD’的電位)的電位高于柵極g2 (遠(yuǎn)低于電源端 VDD’的電位)的電位，致使第二 PMOS管M2導(dǎo)通，如此，如圖5B所示，則在信號(hào)源VIN’與電源端VDD’之間即由第二二極管D2、以及第二 PMOS管M2形成了一個(gè)導(dǎo)電通路12’，而將 ESD順利由信號(hào)源VIN’導(dǎo)入電源端VDD ’，達(dá)到了靜電保護(hù)的目的。此外，下面以信號(hào)源VIN’輸入信號(hào)為正常信號(hào)時(shí)，輸入的幅度高于電源端VDD’的電位為例，并配合圖5C說明本發(fā)明同時(shí)兼具避免輸入信號(hào)擺幅超出電源端電位時(shí)被鉗位的問題的技術(shù)效果。如圖5C中的(a)所示，當(dāng)信號(hào)源VIN’輸入信號(hào)的幅度超出電源端VDD’電位時(shí)，第一二極管Dl導(dǎo)通，則第一 PMOS管Ml的源極si以及第二 PMOS管M2的源極s2的電位接近于信號(hào)源VIN’的電位(高于電源端VDD’的電位)，此外，由于此時(shí)為信號(hào)源VIN’輸入的正常信號(hào)，頻率較低，導(dǎo)致電容C1、C2相當(dāng)于開路，則使得第一 PMOS管Ml的柵極gl的電位接近于信號(hào)源VIN’的電位(高于電源端VDD’的電位)，第二 PMOS管M2的柵極g2的電位接近于電源端VDD’的電位；如此，則第一 PMOS管Ml的源極si的電位與柵極gl的電位均接近等于信號(hào)源VIN’的電位，致使第一 PMOS管Ml截止，而第二 PMOS管M2的源極s2 (高于電源端VDD’的電位)的電位高于柵極g2(接近于電源端VDD’的電位)的電位，致使第二 PMOS管M2導(dǎo)通，如此，則可得到如圖5C中的(b)所示的等效電路圖，此時(shí)，在信號(hào)源VIN’ 與電源端VDD’之間沒有導(dǎo)電通路，即可有效防止該超出電源端VDD’電壓幅度的輸入信號(hào)被鉗位在電源端VDD’電位上的問題產(chǎn)生。綜上所述，應(yīng)用本實(shí)施例的電路結(jié)構(gòu)，可在保證ESD靜電保護(hù)的前提下，同時(shí)避免輸入信號(hào)擺幅超出電源端電位時(shí)被鉗位的問題。第三實(shí)施例請(qǐng)參閱圖6，是為顯示本發(fā)明的防靜電保護(hù)電路的第三實(shí)施例的電路圖，其中，與前述實(shí)施例的防靜電保護(hù)電路(如圖4A 4C以及圖5A 5C所示)相同或近似的元件是以相同或近似的符號(hào)表示，并省略詳細(xì)的敘述，以使本案的說明更清楚易懂。第三實(shí)施例的防靜電保護(hù)電路與第一實(shí)施例的防靜電保護(hù)電路以及第二實(shí)施例的防靜電保護(hù)電路最大不同之處在于，第一實(shí)施例的防靜電保護(hù)電路是以接地端VSS作為信號(hào)源VIN的靜電釋放點(diǎn)；而第二實(shí)施例的防靜電保護(hù)電路則是以電源端VDD’作為信號(hào)源VIN’的靜電釋放點(diǎn)；第三實(shí)施例的防靜電保護(hù)電路則同時(shí)采用接地端VSS”以及電源端 VDD"作為信號(hào)源VIN”的靜電釋放點(diǎn)，相較于第一以及第二實(shí)施例，本實(shí)施例增加了 ESD釋放的路徑，同理，應(yīng)用本實(shí)施例的防靜電保護(hù)電路在達(dá)成ESD靜電保護(hù)的同時(shí)，也可避免輸入信號(hào)擺幅超過電源端電位或低于地電位時(shí)被鉗位的問題，如圖6中的(b)即顯示當(dāng)信號(hào)源VIN”輸入信號(hào)的幅度超出電源端VDD”電壓時(shí)的等效電路圖，此時(shí)，在信號(hào)源VIN”與電源端VDD”之間沒有導(dǎo)電通路，即可有效避免該超出電源端VDD”電壓幅度的輸入信號(hào)被鉗位在電源端VDD”電位上的問題。同樣地，當(dāng)輸入信號(hào)幅度低于地電位時(shí)，應(yīng)用本實(shí)施例的防靜電保護(hù)電路亦可防止被鉗位在地電位的問題產(chǎn)生，因本領(lǐng)域技術(shù)人員可配合圖6并結(jié)合上述理由的描述推理而得知，于此不再為文贅述。
綜上所述，本發(fā)明主要是包括第一二極管、第二二極管、第一 PMOS管以及第二 PMOS管，其中，第一二極管的陽(yáng)極連接第一輸入源，第二二極管的陽(yáng)極連接第二輸入源，兩者的陰極相連，并在連接處形成第一分接點(diǎn)，以與第一 PMOS管中與其襯底相連的源極(si) 連接，且同時(shí)與第二 PMOS管中與其襯底相連的源極(^)連接，而第一 PMOS管的漏極(dl) 連接該第二輸入源，其柵極(gl)通過一電容連接第二輸入源，且其柵極(gl)還通過一電阻連接第一輸入源，第二 PMOS管的柵極(g》通過一電阻連接第二輸入源，且其柵極(g2)還通過一電容連接第一輸入源，其漏極(業(yè))連接第一輸入源；其中，第一輸入源或第二輸入源為信號(hào)源。由此，以在達(dá)到防靜電效果的同時(shí)，可有效防止輸入信號(hào)擺幅超過電源電壓電位或低于地電位時(shí)被鉗位的問題的產(chǎn)生。上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何所屬技術(shù)領(lǐng)域的普通技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾與改變。因此，本發(fā)明的權(quán)利保護(hù)范圍，應(yīng)如所附的權(quán)利要求書的范圍所列。
權(quán)利要求
1.一種防靜電保護(hù)電路，其特征在于，包括第一二極管(Dl)，其具有陽(yáng)極和陰極，其陽(yáng)極連接第一輸入源； 第二二極管(D2)，其具有陽(yáng)極和陰極，其陽(yáng)極連接第二輸入源，其陰極與所述第一二極管的陰極連接，并在連接處形成第一分接點(diǎn)(a)；第一 PMOS管(Ml)，其具有源極(Si)、柵極(gl)、漏極(dl)和襯底，其襯底同其源極 (si)相連后與所述第一分接點(diǎn)(a)連接，其柵極(gl)通過一電容(Cl)與所述第二輸入源連接，且其柵極還通過一電阻(Rl)連接所述第一輸入源，其漏極(dl)連接所述第二輸入源；以及第二 PMOS管(Μ》，其具有源極(s2)、柵極(g2)、漏極(業(yè))和襯底，其襯底同其源極 (s2)相連后通過所述第一分接點(diǎn)(a)與所述第一 PMOS管的源極(si)連接，其柵極(g2)通過一電阻(似)與所述第二輸入源連接，且其柵極(g》還通過一電容(以)連接所述第一輸入源，其漏極(業(yè))連接所述第一輸入源；其中，第一輸入源與第二輸入源中的其中一者為信號(hào)源(VIN)。
2.根據(jù)權(quán)利要求1所述的防靜電保護(hù)電路，其特征在于，所述第一輸入源為接地端 (VSS)，第二輸入源為信號(hào)源(VIN)。
3.根據(jù)權(quán)利要求1所述的防靜電保護(hù)電路，其特征在于，所述第一輸入源為信號(hào)源 (VIN)，第二輸入源為電源端(VDD)。
4.根據(jù)權(quán)利要求3所述的防靜電保護(hù)電路，其特征在于，還包括 第三二極管(D3)，其具有陽(yáng)極和陰極，其陽(yáng)極連接接地端(VSS)；第四二極管(D4)，其具有陽(yáng)極和陰極，其陽(yáng)極連接所述信號(hào)源(VIN)，其陰極與所述第三二極管的陰極連接，并在連接處形成第二分接點(diǎn)(a’ )；第三PMOS管(Μ； )，其具有源極(S3)、柵極(g3)、漏極(們)和襯底，其襯底同其源極 (s3)相連后與所述第二分接點(diǎn)(a’ )連接，其柵極(g!3)通過一電容(O)與所述信號(hào)源連接，且其柵極(g:3)還通過一電阻(舊)連接所述接地端，其漏極(們)連接所述信號(hào)源；以及第四PMOS管(M4)，其具有源極(s4)、柵極(g4)、漏極(d4)和襯底，其襯底同其源極 (s4)相連后通過所述第二分接點(diǎn)(a’ )與所述第三PMOS管的源極(s3)連接，其柵極(g4) 通過一電阻(R4)與所述信號(hào)源連接，且其柵極(g4)還通過一電容(C4)連接所述接地端， 其漏極(d4)連接所述接地端。
全文摘要
本發(fā)明涉及一種防靜電保護(hù)電路，包括第一二極管、第二二極管、第一PMOS管及第二PMOS管；第一二極管的陽(yáng)極連接第一輸入源，第二二極管的陽(yáng)極連接第二輸入源，兩者的陰極相連，并在連接處形成第一分接點(diǎn)與第一PMOS管中與其襯底相連的源極(s1)連接，且同時(shí)與第二PMOS管中與其襯底相連的源極(s2)連接，而第一PMOS管的漏極(d1)連接第二輸入源，其柵極(g1)通過一電容連接第二輸入源，且其柵極(g1)還通過一電阻連接第一輸入源，第二PMOS管的柵極(g2)通過一電阻連接第二輸入源，且其柵極(g2)還通過一電容連接第一輸入源，其漏極(d2)連接第一輸入源；其中，第一或第二輸入源為信號(hào)源。由此，以避免輸入信號(hào)擺幅超過電源電壓或低于地時(shí)被鉗位的問題。
文檔編號(hào)H02H9/04GK102280872SQ20111022812
公開日2011年12月14日 申請(qǐng)日期2011年8月10日 優(yōu)先權(quán)日2011年8月10日
發(fā)明者許剛 申請(qǐng)人:上海山景集成電路技術(shù)有限公司