專利名稱：全電壓范圍輸入和輸出的運(yùn)算放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于電子技術(shù)，特別關(guān)于一種全電壓范圍輸入和輸出的運(yùn)算放大器。
背景技術(shù)：
圖1所示為傳統(tǒng)全電壓范圍輸入和輸出的運(yùn)算放大器(rail-to-rail class-AB operational amplifier)。如該圖1所示，該運(yùn)算放大器由N型晶體管(NMOS)Nl 、 N2構(gòu)成的差動(dòng)對(duì)(differential pair)與P型晶體管(PMOS)Pl 、 P2構(gòu)成的差動(dòng)對(duì)并 聯(lián)作為輸入。兩者的輸出電流則利用晶體管N5、 N6、 N7、 N8、 P5與P6所構(gòu) 成的合成電路(summingcircuit)相加合成，并在A點(diǎn)輸出。之后，A點(diǎn)的電壓再 推動(dòng)由晶體管N9、 N10、 N12、 N13、 N14、 P10、 Pll與P12所構(gòu)成的class AB 輸出極(output stage)作為運(yùn)算放大器的輸出，以便獲得很大的電流源(current source)輸出與抽取(sink)能力。
這種全電壓范圍輸入和輸出的運(yùn)算放大器的增益(gain)極大，不容易補(bǔ)償。 通常需要用到較大的補(bǔ)償電容。而且電流路徑也非常多。例如，PMOS差動(dòng)對(duì) 需要用一條電流耗電路徑；NMOS差動(dòng)對(duì)需要用一條電流耗電路徑。而接受兩 組差動(dòng)對(duì)輸出而產(chǎn)生A點(diǎn)電壓輸出的合成電路需要多耗掉晶體管N6以及N8的 兩條電流路徑。而輸出級(jí)又須要耗掉晶體管PIO、 Pll與P12三條電路路徑。因 此，單一運(yùn)算放大器需耗掉七條電流耗電路徑。所以這種全電壓范圍輸入和輸 出的運(yùn)算放大器的耗電流多。非常不方便使用在低耗電的電路。
圖2為美國(guó)公告專利第5，311，145號(hào)，發(fā)明名稱為"Combination driver-summing circuit for rail-to-rail differential amplifier"(整合驅(qū)動(dòng)合成電路的 全電壓范圍輸入和輸出的運(yùn)算放大器)的代表圖。如該圖所示，這種全電壓范圍 輸入和輸出的運(yùn)算放大器是由N型晶體管QI3、QI4構(gòu)成的差動(dòng)對(duì)與P型晶體管QIl、 QI2構(gòu)成的差動(dòng)對(duì)并聯(lián)作為輸入。兩個(gè)差動(dòng)對(duì)的輸出電流則利用晶體管QS1、 QS2、 QS3、 QS4、 QS5、 QS6、 QS7、 QS8所構(gòu)成的合成電路相加合成輸 出給class-AB控制架構(gòu)電路(晶體管QD1與QD2),再推動(dòng)由晶體管QOl與Q02 所構(gòu)成的輸出晶體管作為運(yùn)算放大器的輸出，以便獲得很大的電流源輸出與抽 取能力。
這種全電壓范圍輸入和輸出的運(yùn)算放大器已經(jīng)將class-AB控制架構(gòu)電路和 合成電路串在一起藉以減少耗電路徑。此運(yùn)算放大器扣掉輸入級(jí)晶體管QI5和 QI6的電流控制電路，以及晶體管QD1和QD2的偏壓產(chǎn)生電路，晶體管QD3、 QD4、 QD5、 QD6、 QD7、 QD8和IDB,剩下的為運(yùn)算放大器的主電路。而主 電路所需要的耗電路徑分別為晶體管QIl、 QI2所構(gòu)成的一條電流路徑、晶體管 QI3、 QI4所構(gòu)成的一條電流耗電路徑、合成電路所需要的兩條電流路徑(Is—條 電流路徑和晶體管QD1與QD2構(gòu)成的另外一條電流路徑)、以及輸出晶體管QOl 與Q02所構(gòu)成的一條電流耗電路徑。所以整個(gè)運(yùn)算放大器的主電路便需使用五 條電流耗電路徑。較先前技術(shù)一所需的耗流路徑少掉了兩條。而這種全電壓范 圍輸入和輸出的運(yùn)算放大器還不夠省電，所需的晶體管數(shù)也比較多且面積較大。

發(fā)明內(nèi)容
有鑒于上述問(wèn)題，本發(fā)明的目的是提出一種面積小、耗電低、輸入輸出范 圍廣的全電壓范圍輸入和輸出的運(yùn)算放大器。
為達(dá)成上述目的，本發(fā)明全電壓范圍輸入和輸出的運(yùn)算放大器包含一第一 差動(dòng)對(duì)單元，接收一對(duì)差動(dòng)信號(hào)并產(chǎn)生一第一控制信號(hào)； 一第二差動(dòng)對(duì)單元， 接收前述差動(dòng)信號(hào)并產(chǎn)生一第二控制信號(hào)；以及一輸出級(jí)，接收前述第一控制 信號(hào)與前述第二控制信號(hào)后，產(chǎn)生一輸出電壓。
其中該第一差動(dòng)對(duì)單元包含一第一主動(dòng)負(fù)載， 一端連接于一工作電壓；一 第一晶體管差動(dòng)對(duì)，其柵極分別接收前述差動(dòng)信號(hào)，漏極連接于前迷第一主動(dòng) 負(fù)載、且源;恢互相連接；以及一第一電流源， 一端連"f妄于前述第一晶體管差動(dòng) 對(duì)的源極、另一端接地。
其中該第二差動(dòng)對(duì)單元包含一第二電流源， 一端連接于前述工作電壓；一 第二晶體管差動(dòng)對(duì)，其柵極分別接收前述差動(dòng)信號(hào)，源極互相連接并連結(jié)于前 述第二電流源的另一端；以及一第二主動(dòng)負(fù)載， 一端連接于前述第二晶體管差 動(dòng)對(duì)，另一端接地。
其中該輸出級(jí)包含一第三電流源， 一第一端連接于前述工作電壓以及一第 二端接收前述第一控制信號(hào)； 一第四電流源， 一第一端接收前述第二控制信號(hào)
以及一第二端接地； 一并聯(lián)晶體管對(duì)，配置于前述第三電流源的第二端與第四 電流源的第一端之間，且柵極分別接收一對(duì)偏壓電壓； 一第一輸出晶體管，其 源極連接于前述工作電壓、柵極接收前述第一控制信號(hào)、以及漏極產(chǎn)生前述輸 出電壓；以及一第二輸出晶體管，其源極接地、柵極接收前述第二控制信號(hào)、 以及漏極連接于前述第一輸出晶體管的漏極。
因此，本發(fā)明的主架構(gòu)不包含偏壓產(chǎn)生電路，故只需要四條電流路徑，耗 電比先前架構(gòu)低，因此面積小比先前架構(gòu)更小。


圖1所示為傳統(tǒng)全電壓范圍輸入和輸出的運(yùn)算放大器。
圖2所示為傳統(tǒng)另一種全電壓范圍輸入和輸出的運(yùn)算放大器。
圖3所示為本發(fā)明全電壓范圍輸入和輸出的運(yùn)算放大器。
圖4所示為本發(fā)明全電壓范圍輸入和輸出的運(yùn)算放大器的實(shí)際電路。
圖5所示為本發(fā)明偏壓電路的一實(shí)施例。
圖6為本發(fā)明的一實(shí)際應(yīng)用例。
圖7為主動(dòng)負(fù)載的另一實(shí)施例。
圖8為主動(dòng)負(fù)載的另一實(shí)施例。
具體實(shí)施例方式
以下參考圖式詳細(xì)說(shuō)明本發(fā)明全電壓范圍輸入和輸出的運(yùn)算放大器。
圖3為本發(fā)明全電壓范圍輸入和輸出的運(yùn)算放大器的電路圖。如該圖所示，全電壓范圍輸入和輸出的運(yùn)算i文大器30包含第一差動(dòng)對(duì)單元31、 一第二差動(dòng)對(duì) 單元32、以及一輸出級(jí)33。第一差動(dòng)對(duì)單元31與第二差動(dòng)對(duì)單元32構(gòu)成一輸 入級(jí)。
第一差動(dòng)對(duì)單元31具有一主動(dòng)負(fù)載311、 NMOS晶體管MN1與MN2所構(gòu) 成的差動(dòng)對(duì)、以及一電流源312。 NMOS晶體管MN1與MN2的柵極分別接收 輸入信號(hào)IP與IN,并由NM0S晶體管MN1的漏極產(chǎn)生PG控制訊號(hào)。第二差 動(dòng)對(duì)單元32具有一主動(dòng)負(fù)載321、 PMOS晶體管MP1與MP2所構(gòu)成的差動(dòng)對(duì)、 以及一電流源322。 PMOS晶體管MP1與MP2的柵才及分別4妄收輸入信號(hào)IP與 IN,并由PMOS晶體管MP1的漏極產(chǎn)生NG控制訊號(hào)。PG控制訊號(hào)與NG控 制訊號(hào)輸出到輸出級(jí)33。在此實(shí)施例中，主動(dòng)負(fù)載311是由兩個(gè)PMOS晶體管 MP3與MP4所構(gòu)成；而主動(dòng)負(fù)載321是由兩個(gè)NMOS晶體管MN3與MN4所 構(gòu)成。當(dāng)然，主動(dòng)負(fù)載亦可由其它主動(dòng)元件所構(gòu)成，并不再此限。例如，主動(dòng) 負(fù)載311可以由圖7的電路來(lái)取代；而主動(dòng)負(fù)載321可以圖8的電路來(lái)取代。
輸出級(jí)33主要是由兩個(gè)電流源331、 332中間串接一組并聯(lián)的互補(bǔ)晶體管 (complementary transistors)MNC、 MPC所組成的class-AB輸出控制電路來(lái)控制 輸出晶體管MPout和MNout的靜態(tài)電流。這個(gè)class-AB控制電路可以控制輸出 晶體管的靜態(tài)耗流，輸出晶體管MNout的偏壓Vgs—mnout是由晶體管MNC的 偏壓Vgs—mnc來(lái)控制，即
Vgs—mnout=VN2 - Vgs_mnc
而輸出晶體管MPout的偏壓Vgs—mpout是由晶體管MPC的偏壓Vgs—mpc 來(lái)控制，即
Vgs—mpout=VCC - (VP2+Vgs一mpc) 藉由此便可控制輸出晶體管的靜態(tài)耗流。
而當(dāng)需要對(duì)外抽取或供給電流并輸出較高或較低的輸出電壓時(shí)，主要是由 輸入級(jí)所輸出的PG和NG控制訊號(hào)來(lái)控制。當(dāng)要供給電流或是提供較高電壓時(shí)， 輸入級(jí)便會(huì)使PG和NG控制訊號(hào)的電壓往下降低。PG控制訊號(hào)往下降低便可 以使晶體管MPout提供電流和拉高輸出的電壓。NG控制訊號(hào)往下降低便可以降低晶體管MNout的靜態(tài)耗流，使流過(guò)晶體管MPout的電流能夠大部分都供給輸 出。當(dāng)要抽取電流或是提供較低電壓時(shí)，輸入級(jí)便會(huì)使PG和NG控制訊號(hào)的電 壓往上4是升。NG控制訊號(hào)往上提升便可以使晶體管MNout抽取電流和拉低輸 出的電壓；PG控制訊號(hào)往上提升便可以降低晶體管MPout的靜態(tài)耗流，使流過(guò) 晶體管MNout的電流能夠大部分都抽取輸出。
圖4是本發(fā)明全電壓范圍輸入和輸出的運(yùn)算放大器的實(shí)際應(yīng)用電路。電流 源312由晶體管MNB1所取代、電流源322由晶體管MPB1所取代、電流源331 由晶體管MPB2所取代、以及電流源332由晶體管MNB2所取代。因此，如圖 4所示，本發(fā)明全電壓范圍輸入和輸出的運(yùn)算放大器的電路架構(gòu)非常簡(jiǎn)單，且所 構(gòu)成的面積也相對(duì)較小，而靜態(tài)耗流也是相對(duì)較小。
圖5為圖4全電壓范圍輸入和輸出的運(yùn)算放大器的晶體管偏壓所需的電壓 VP1、 VP2、 VN1、 VN2的偏壓電路。如圖5所示，偏壓電路50包含一電流源 5i、 4個(gè)PMOS晶體管MPOR、 MPCR、 MPBR1與MPBR2、以及5個(gè)NMOS 晶體管MNBR1、 MNBR2、 MNBR3、 MNCR與MNOR。晶體管MPOR的柵極 與晶體管MPOR的漏極互相連接并連接晶體管MPCR的源極；晶體管MPCR 的柵極與漏極互相連接，并于漏極產(chǎn)生電壓VP2。晶體管MNBR1的柵極、 MNBR2的柵極與MNBR3的柵極互相連接并接收電流源51的電流，并產(chǎn)生電 壓VN1。晶體管MNBR1的漏極亦連接晶體管畫BR1的柵極；而晶體管MNBFL2 的漏極連接于晶體管MPCR的漏極。晶體管MPBR1的源極與MPBR2的源極連 接于工作電壓，且晶體管MPBR1的柵極與MPBR2的柵極互相連接并產(chǎn)生電壓 VP1,同時(shí)晶體管MPBR1的柵極與漏極互相連接。晶體管MPBR1的漏極連接 于晶體管MNBR3的漏極。晶體管MNOR的搪極與晶體管MNOR的漏極互相 連接并連接晶體管MNCR的源極；晶體管MNCR的柵極與漏極互相連接，并于 漏極產(chǎn)生電壓VN2。晶體管MNCR的漏極還連接于晶體管MPBR2的漏極。
為了節(jié)省面積以及耗電，實(shí)際上在應(yīng)用的時(shí)候，并不會(huì)每個(gè)全電壓范圍輸 入和輸出的運(yùn)算放大器都配置一個(gè)偏壓電路，而是如圖6所示，多個(gè)運(yùn)算放大 器配置一個(gè)偏壓電路。如此一來(lái)可以大幅降低耗電以及面積。例如薄膜晶體管液晶顯示器(TFT-LCD)的驅(qū)動(dòng)IC，需要數(shù)量相當(dāng)多的運(yùn)算放大器去驅(qū)動(dòng)面板。 用此架構(gòu)所設(shè)計(jì)的運(yùn)算放大器便可以大幅降低面積和耗電。
圖7與圖8為主動(dòng)負(fù)載的另一實(shí)施例。如圖7所示，主動(dòng)負(fù)栽311'包舍4 個(gè)PMOS晶體管MP3、 MP3'、 MP4與MP4'。如圖8所示，主動(dòng)負(fù)載321，包含 4個(gè)NMOS晶體管MN3、 MN3'、 MN4與MN4'。
因此，本發(fā)明全電壓范圍輸入和輸出的運(yùn)算放大器的特征包含
1. 輸入級(jí)簡(jiǎn)單只用兩個(gè)具有主動(dòng)負(fù)載的差動(dòng)對(duì)，且只需兩條電流路徑 (currentbranch)的耗電。不需要額外的合成電路來(lái)增加耗電流。而現(xiàn)有技術(shù)一和 現(xiàn)有技術(shù)二的合成電路便需要至少多增加兩條電流耗電路徑。
2. 本發(fā)明的架構(gòu)使用并聯(lián)的互補(bǔ)晶體管所構(gòu)成的class-AB輸出控制電路來(lái) 控制輸出晶體管，而先前技術(shù)二將class-AB輸出控制電路整合在合成電路中。 本發(fā)明的架構(gòu)因?yàn)閏lass-AB輸出控制電路多出了一條電流路徑，但是此電流路 徑的電流通常可以壓的很小，除了省電以外，還可以減小輸出電壓偏移。
3. 本發(fā)明輸出級(jí)不含偏壓產(chǎn)生電路。先前架構(gòu)需要耗掉五條電流路徑，而 本架構(gòu)含輸出級(jí)不含偏壓產(chǎn)生電路，只需要四條電流路徑，耗電比先前架構(gòu)低。
4. 架構(gòu)筒單，因此面積小比先前架構(gòu)更小。
以上雖以實(shí)施例說(shuō)明本發(fā)明，但并不因此限定本發(fā)明的范圍，只要不脫離 本發(fā)明的要旨，本領(lǐng)域技術(shù)人員可進(jìn)行各種變形或變更。
權(quán)利要求
1.一種全電壓范圍輸入和輸出的運(yùn)算放大器，其特征在于，所述的全電壓范圍輸入和輸出的運(yùn)算放大器的包含一第一差動(dòng)對(duì)單元，接收一對(duì)差動(dòng)信號(hào)并產(chǎn)生一第一控制信號(hào)；一第二差動(dòng)對(duì)單元，接收一對(duì)差動(dòng)信號(hào)并產(chǎn)生一第二控制信號(hào)；以及一輸出級(jí)，接收第一控制信號(hào)與第二控制信號(hào)后，產(chǎn)生一輸出電壓；其中第一差動(dòng)對(duì)單元包含一第一主動(dòng)負(fù)載，第一主動(dòng)負(fù)載的一端連接于一工作電壓；一第一晶體管差動(dòng)對(duì)，第一晶體管差動(dòng)對(duì)的柵極分別接收一對(duì)差動(dòng)信號(hào)、第一晶體管差動(dòng)對(duì)的漏極連接于第一主動(dòng)負(fù)載且第一晶體管差動(dòng)對(duì)的源極互相連接；以及一第一電流源，第一電流源的一端連接于第一晶體管差動(dòng)對(duì)的源極及第一電流源的另一端接地；其中第二差動(dòng)對(duì)單元包含一第二電流源，第二電流源的一端連接于工作電壓；一第二晶體管差動(dòng)對(duì)，第二晶體管差動(dòng)對(duì)的柵極分別接收差動(dòng)信號(hào)及第二晶體管差動(dòng)對(duì)的源極互相連接并連結(jié)于第二電流源的另一端；以及一第二主動(dòng)負(fù)載，第二主動(dòng)負(fù)載的一端連接于第二晶體管差動(dòng)對(duì)及另一端接地；其中輸出級(jí)包含一第三電流源，第三電流源的第一端連接于工作電壓以及第三電流源的第二端接收第一控制信號(hào)；一第四電流源，第四電流源的第一端接收第二控制信號(hào)以及第四電流源的一第二端接地；一并聯(lián)晶體管對(duì)，配置于第三電流源的第二端與第四電流源的第一端之間，且并聯(lián)晶體管對(duì)的柵極分別接收一對(duì)偏壓電壓；一第一輸出晶體管，第一輸出晶體管的源極連接于工作電壓、第一輸出晶體管的柵極接收第一控制信號(hào)以及，第一輸出晶體管的漏極產(chǎn)生輸出電壓；以及一第二輸出晶體管，第二輸出晶體管的源極接地、第二輸出晶體管的柵極接收第二控制信號(hào)以及第二輸出晶體管的漏極連接于第一輸出晶體管的漏極。
2. 如權(quán)利要求1所述的全電壓范圍輸入和輸出的運(yùn)算放大器，其特征在于，所述的全電壓范圍輸入和輸出的運(yùn)算放大器的第一電流源為一晶體管。
3. 如權(quán)利要求1所述的全電壓范圍輸入和輸出的運(yùn)算放大器，其特征在于，所述的全電壓范圍輸入和輸出的運(yùn)算放大器的第二電流源為一晶體管。
4. 如權(quán)利要求1所述的全電壓范圍輸入和輸出的運(yùn)算放大器，其特征在于， 所述的全電壓范圍輸入和輸出的運(yùn)算放大器的第三電流源為一晶體管。
5. 如權(quán)利要求1所述的全電壓范圍輸入和輸出的運(yùn)算放大器，其特征在于， 所述的全電壓范圍輸入和輸出的運(yùn)算放大器的第四電流源為一晶體管。
6. 如權(quán)利要求1所述的全電壓范圍輸入和輸出的運(yùn)算放大器，其特征在于， 所述的全電壓范圍輸入和輸出的運(yùn)算放大器的第一主動(dòng)負(fù)載包含一第一負(fù)載晶體管，第一負(fù)載晶體管的源極連接于工作電壓、柵極與漏極 互相連接且連接于第 一晶體管差動(dòng)對(duì)的 一晶體管的漏極；以及一第二負(fù)載晶體管，第二負(fù)載晶體管的源極連接于工作電壓、柵極連接于 第一負(fù)載晶體管的柵極、且漏極連接于第一晶體管差動(dòng)對(duì)的另一晶體管的漏極。
7. 如權(quán)利要求1所述的全電壓范圍輸入和輸出的運(yùn)算放大器，其特征在于， 所述的全電壓范圍輸入和輸出的運(yùn)算放大器的第二主動(dòng)負(fù)載包含一第一負(fù)載晶體管，第一負(fù)載晶體管的源極接地、柵極與漏極互相連接且 連接于第二晶體管差動(dòng)對(duì)的一晶體管的漏極；以及一第二負(fù)載晶體管，第二負(fù)載晶體管的源極接地、柵極連接于第一負(fù)載晶 體管的槺極、且漏極連接于第二晶體管差動(dòng)對(duì)的另一晶體管的漏極。
8. 如權(quán)利要求1所述的全電壓范圍輸入和輸出的運(yùn)算放大器，其特征在于， 所述的全電壓范圍輸入和輸出的運(yùn)算放大器的第一主動(dòng)負(fù)載包含一第一負(fù)載晶體管，第一負(fù)載晶體管的源極連接于工作電壓； 一第二負(fù)載晶體管，第二負(fù)載晶體管的源極連接于第一負(fù)載晶體管的漏極、柵極與第一負(fù)載晶體管的柵極互相連接、且柵極與漏極互相連接且連接于第一 晶體管差動(dòng)對(duì)的 一 晶體管的漏極；一第三負(fù)載晶體管，第三負(fù)載晶體管的源極連接于工作電壓、柵極與第一負(fù)載晶體管的柵極互相連接；以及一第四負(fù)載晶體管，第四負(fù)載晶體管的源極連接于第三負(fù)載晶體管的漏極、 柵極連接于第三負(fù)載晶體管的柵極與漏極連接于第一晶體管差動(dòng)對(duì)的另一晶體 管的漏極。
9.如權(quán)利要求1所述的全電壓范圍輸入和輸出的運(yùn)算放大器，其特征在于， 所述的全電壓范圍輸入和輸出的運(yùn)算放大器的第二主動(dòng)負(fù)載包含 一第一負(fù)載晶體管，第一負(fù)載晶體管的源極接地；一第二負(fù)載晶體管，第二負(fù)載晶體管的源極連接于第一負(fù)載晶體管的漏極、 柵極與第 一 負(fù)載晶體管的柵極互相連接及柵極與漏極互相連接且連接于第二晶 體管差動(dòng)對(duì)的 一 晶體管的漏極；一第三負(fù)載晶體管，第三負(fù)載晶體管的源極接地及柵極與第 一 負(fù)載晶體管 的柵極互相連接；以及一第四負(fù)載晶體管，第四負(fù)載晶體管的源極連接于第三負(fù)載晶體管的漏極、柵極連接于第三負(fù)載晶體管與第二負(fù)載晶體管的柵極，第四負(fù)載晶體管的漏極 連接于第二晶體管差動(dòng)對(duì)的另 一 晶體管的漏極。
全文摘要
本發(fā)明提供了一種全電壓范圍輸入和輸出的運(yùn)算放大器，該運(yùn)算放大器包含第一差動(dòng)對(duì)單元，接收一對(duì)差動(dòng)信號(hào)并產(chǎn)生第一控制信號(hào)；第二差動(dòng)對(duì)單元，接收差動(dòng)信號(hào)并產(chǎn)生第二控制信號(hào)；以及輸出級(jí)，接收第一控制信號(hào)與第二控制信號(hào)后，產(chǎn)生輸出電壓。第一差動(dòng)對(duì)單元包含第一主動(dòng)負(fù)載、第一晶體管差動(dòng)對(duì)、以及第一電流源；第二差動(dòng)對(duì)單元包含第二電流源、第二晶體管差動(dòng)對(duì)、以及第二主動(dòng)負(fù)載；輸出級(jí)包含第三電流源、第四電流源、并聯(lián)晶體管對(duì)，配置于第三電流源的第二端與第四電流源的第一端之間、第一輸出晶體管、以及第二輸出晶體管，并根據(jù)第一控制訊號(hào)與第二控制訊號(hào)產(chǎn)生輸出電壓。與現(xiàn)有架構(gòu)相比，具有輸入級(jí)簡(jiǎn)單、輸出電壓偏移小、耗電低的優(yōu)點(diǎn)。
文檔編號(hào)H03F3/45GK101202536SQ200610167100
公開(kāi)日2008年6月18日 申請(qǐng)日期2006年12月14日 優(yōu)先權(quán)日2006年12月14日
發(fā)明者林崑宗 申請(qǐng)人:旭曜科技股份有限公司