存儲器感應(yīng)放大器電壓調(diào)制的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實施例一般涉及電子裝置領(lǐng)域，并且更具體地說，涉及存儲器感應(yīng)放大器電壓調(diào)制。
【背景技術(shù)】
[0002]諸如動態(tài)隨機存取存儲器(DRAM)等計算機存儲器可包括在讀取存儲器單元的內(nèi)容時使用的感應(yīng)放大器。在常規(guī)DRAM體系結(jié)構(gòu)中，稱為主要感應(yīng)放大器(PSA)的感應(yīng)放大器連接到由DRAM內(nèi)部邏輯控制的DRAM內(nèi)部電源軌道和DRAM內(nèi)部發(fā)電。
[0003]然而，在此類存儲器體系結(jié)構(gòu)中，感應(yīng)放大器的行為由系統(tǒng)體系結(jié)構(gòu)確立。確立的電壓通常不基于工作負(fù)載因素而改變，并且不可從存儲器裝置外訪問。為此，DRAM內(nèi)部電源軌道感應(yīng)放大器的電壓電平一般不處在將最好地服務(wù)于有效操作的電平，或者將最好地保護(hù)電路元件免受在存儲器的操作中可形成的電流短路的電平。
【附圖說明】
[0004]在附圖中，本發(fā)明的實施例以示例方式而不是限制方式示出，圖中，相似的標(biāo)號表示類似的元件。
[0005]圖1是帶有感應(yīng)放大器電壓調(diào)制的三維堆疊存儲器裝置的一實施例的圖示；
圖2是提供感應(yīng)放大器電壓的調(diào)制的存儲器的一實施例的圖示；
圖3是用于包括用于感應(yīng)放大器的高和低壓軌道的電壓調(diào)制的設(shè)備或系統(tǒng)的一實施例的定時操作的圖示；
圖4是對于提供用于感應(yīng)放大器電壓的調(diào)制的設(shè)備，用于低泄漏校準(zhǔn)的過程的一實施例的圖示；
圖5是通過為每個行激活啟用快速PSA感應(yīng)，在存儲器的操作中用于按需時延加速的過程的一實施例的圖示；
圖6是包括感應(yīng)放大器電壓的調(diào)制的設(shè)備或系統(tǒng)的一實施例的圖示；以及圖7是提供用于感應(yīng)放大器電壓的調(diào)制的計算系統(tǒng)的一實施例。
【具體實施方式】
[0006]本發(fā)明的實施例一般涉及存儲器感應(yīng)放大器電壓調(diào)制。
[0007]在本文中使用時:
“3D堆疊存儲器”(其中，3D指示三維)或“堆疊存儲器”指包括一個或更多個耦合的存儲器層、存儲器封裝或其它存儲器元件的計算機存儲器。存儲器可垂直堆疊或水平(如并排)堆疊，或者包含耦合在一起的存儲器元件。具體而言，堆疊存儲器DRAM裝置或系統(tǒng)可包括具有多個DRAM晶片層的存儲器裝置。堆疊存儲器裝置也可包括在本文中可指系統(tǒng)層或元件的裝置中的系統(tǒng)元件，其中，系統(tǒng)層可包括諸如CPU (中央處理單元)、存儲器控制器和其它有關(guān)系統(tǒng)元件等元件。系統(tǒng)層可包括芯片級系統(tǒng)(SoC)。在一些實施例中，邏輯芯片可以是應(yīng)用處理器或圖形處理單元(GPU)。
[0008]包括堆疊存儲器裝置或其它DRAM的計算機DRAM存儲器可包括提供用于感應(yīng)存儲器內(nèi)容的主要感應(yīng)放大器。感應(yīng)放大器一般與高壓軌道(PSA_high_rail)和低壓軌道(PSA_low_rail)耦合，其中，高壓軌道比低壓軌道處在更高的電壓電位。
[0009]在堆疊DRAM裝置(如與寬I/O標(biāo)準(zhǔn)(2011年12月的JEDEC標(biāo)準(zhǔn)JESD229寬I/O單數(shù)據(jù)率)兼容的存儲器裝置)中，存儲器棧中的一個或更多個DRAM晶圓(或晶片)可與諸如芯片級系統(tǒng)(SoC)晶片等系統(tǒng)元件堆疊在相同封裝中。堆疊存儲器可利用硅通孔(TSV)制造技術(shù)，其中，通過硅晶片產(chǎn)生通孔以提供通過存儲器棧的信號和電源路徑。
[0010]堆疊存儲器裝置可包括系統(tǒng)芯片和一個或更多個DRAM芯片，DRAM芯片形成與系統(tǒng)芯片耦合的存儲器層。每個存儲器層可包括存儲器的多個塊片(或部分)。堆疊存儲器裝置可包括多個溝道，其中，溝道可包括塊片列，如存儲器裝置的每層中的塊片。在一些實施例中，存儲器裝置可以是與寬I/o標(biāo)準(zhǔn)兼容的存儲器裝置。
[0011]在計算機存儲器中，在從存儲器讀取數(shù)據(jù)時利用感應(yīng)放大器，感應(yīng)放大器包括一定數(shù)量的晶體管。在一些實施例中，存儲器包括對用于主要感應(yīng)放大器的存儲器內(nèi)部電壓的訪問。在一些實施例中，用于主要感應(yīng)放大器的DRAM陣列內(nèi)部PSA_high和PSA_low電壓軌道在外部顯露以允許對感應(yīng)放大器操作和電源使用進(jìn)行控制。在一些實施例中，DRAM內(nèi)部PSA電壓軌道由隨著時間控制每個軌道的電壓值和此類電壓值相互的關(guān)系的控制和調(diào)諧引擎訪問。
[0012]在一些實施例中，可控制用于隨著時間控制DRAM PSA電壓的值的設(shè)備、系統(tǒng)或方法，以便控制和平衡存儲器感應(yīng)過程的速度和電源效率。在一些實施例中，可調(diào)整感應(yīng)過程以避免短路電流和寄生電容的不必要加載。例如，感應(yīng)放大器的操作可包括提升階段，其中，高軌道電壓處在比正常電平更高的電平，并且低軌道電壓處在比正常電平更低的電平，以便提升操作速度。在一些實施例中，操作可還包括保護(hù)階段，其中，增大低軌道電壓以便防止或減輕通過感應(yīng)放大器晶體管的短路電流情況，如在NFET和PFET元件在開路的情況期間。
[0013]在一些實施例中，控制和調(diào)諧引擎是存儲器的一部分。在一些實施例中，控制和調(diào)諧引擎是在存儲器外部并且與存儲器交互的存儲器控制器的一部分，如與裝置的DRAM側(cè)上電源選通晶體管交互的外部存儲器控制器芯片。在一些實施例中，控制和調(diào)諧引擎提供用于隨著時間的高和低軌道電壓的調(diào)制。在一些實施例中，控制和調(diào)諧引擎提供用于對高和低軌道電壓的獨立控制，使得例如可在第一時間點修改低軌道電壓，并且可在第二時間點修改高軌道電壓，第一和第二時間點不同。
[0014]在一些實施例中，設(shè)備、系統(tǒng)或方法包括用于以下所述的元件:
(I)鏈接DRAM主要感應(yīng)放大器電壓的調(diào)制與由DRAM的存儲器控制器掌控的電壓控制器引擎，其中，存儲器控制器在DRAM的邏輯晶片上托管。
[0015](2)隨著時間獨立調(diào)制更高和更低軌道電壓，以調(diào)整在此電壓之間的關(guān)系，獲得改進(jìn)的工作負(fù)載相關(guān)PSA感應(yīng)行為并且防止通過感應(yīng)放大器晶體管的短路電流。
[0016]圖1是帶有感應(yīng)放大器電壓調(diào)制的3D堆疊存儲器裝置的一實施例的圖示。在此圖示中，諸如寬I/O存儲器裝置等3D堆疊存儲器裝置100包括系統(tǒng)層或其它元件115。系統(tǒng)元件115與在本文中也稱為存儲器棧的一個或更多個DRAM存儲器晶片層105耦合。在一些實施例中，系統(tǒng)元件115可以是SoC (芯片級系統(tǒng))或其它類似元件。在此圖示中，DRAM存儲器晶片層包括四個存儲器晶片層。然而，實施例不限于在存儲器棧中任何特定數(shù)量的存儲器晶片層。每個晶片層包括與堆疊存儲器結(jié)構(gòu)有關(guān)的元件，例如包括溫度補償自刷新(TCSR)電路以解決熱問題，其中，TCSR和模式寄存器可以是裝置的管理邏輯的一部分。
[0017]在其它元件中，系統(tǒng)元件115可包括用于存儲器棧105的存儲器控制器150，如寬I/o存儲器控制器。在一些實施例中，可能除存儲器棧的頂部(或最外部)存儲器晶片層外，每個存儲器晶片層包括多個TSV 120以提供通過存儲器晶片層的信號和電源路徑。而為便于說明，圖1中提供了少量的TSV，但實際數(shù)量的TSV將更大得多。
[0018]在一些實施例中，存儲器裝置100包括感應(yīng)放大器電壓的調(diào)制。在一些實施例中，感應(yīng)放大器電壓的調(diào)制包括高和低壓軌道值的獨立變化。在此圖示中，DRAM層包括主要感應(yīng)放大器170，其中，向外部控制顯露調(diào)制用于主要感應(yīng)放大器170的高和低壓軌道的節(jié)點。在一些實施例中，系統(tǒng)層115包括電源元件，如切換以隨著時間應(yīng)用不同的高和低軌道電壓到主要感應(yīng)放大器160的節(jié)點的晶體管。在一些實施例中，電源元件由感應(yīng)放大器電壓控制引擎155控制。在一些實施例中，控制引擎155是存儲器控制器150的一部分。
[0019]圖2是提供感應(yīng)放大器電壓的調(diào)制的存儲器的一實施例的圖示。在一些實施例中，存儲器裝置200包括有第一 DRAM晶片210的一個或更多個DRAM晶片和與DRAM晶片耦合的邏輯晶片260。在一些實施例中，存儲器裝置200是堆疊存儲器裝置，包括存儲器棧中的多個存儲器晶片，如圖1所示的存儲器棧。
[0020]在一些實施例中，DRAM晶片210包括通過由列選擇(CSL)切換的晶體管，耦合到比特線對(例如，折疊式比特線體系結(jié)構(gòu)中的比特線240比特線#242)的比特線本地數(shù)據(jù)(LDQ)開關(guān)212。DRAM還包括主要感應(yīng)放大器220，放大器220包括四個感應(yīng)放大器晶體管，感應(yīng)放大器晶體管是第一 η溝道MOS場效晶體管(NFET) 223、第二 NFET 224、第一 ρ溝道MOS場效晶體管(PFET) 225和第二 PFET 226。在一些實施例中，主要感應(yīng)放大器220包括第一顯露電源節(jié)點PSA_low_rail 221和第二顯露電源節(jié)點PSA_high_rail 222，此類電源節(jié)點向邏輯元件顯露以控制軌道電壓。在一些實施例中，第一電源節(jié)點221和第二電源節(jié)點222提供了調(diào)整用于主要感應(yīng)放大器的電壓軌道值的途徑。DRAM晶片還包括均衡器230以便在每個PSA感應(yīng)操作前要求的比特線預(yù)充電操作期間連接比特線和Vequalize_raiI。
[0021]在一些實施例中，邏輯晶片260包括感應(yīng)放大器電壓控制引擎270(在本文中可稱為控制引擎)，其中，控制引擎270用于通過一個或更多個電壓的應(yīng)用，掌控用于主要感應(yīng)放大器的電源軌道的連接。在一些實施例中，電壓可包括示為VlowO和Vlowl的多個低軌道電壓值、示為VhighO和Vhighl的多個高軌道電壓值。
[0022]在一些實施例中，控制引擎可包括多個信號線以切換多個晶體管或其它開關(guān)，以便應(yīng)用任何低軌道電壓到節(jié)點PSA_low_rail 221和任何高軌道電壓到節(jié)點PSA_high_ra