專利名稱：Fpga轉(zhuǎn)成結(jié)構(gòu)化asic的方法及結(jié)構(gòu)化asic的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)。
背景技術(shù)：
FPGA (field programmable gate arrays)相對(duì)于ASIC而言，具有兩個(gè)最主要的優(yōu)點(diǎn)沒有NRE費(fèi)用，更短的timetomarket。因此FPGA在市場(chǎng)上獲得了很大的商業(yè)成功。但FPGA也有其致命的短處基于SRAM存儲(chǔ)技術(shù)的FPGA抗干擾能力較差，特別是在空間應(yīng)用時(shí)，SRAM存儲(chǔ)陣列對(duì)SEU特別敏感，這限制了普通FPGA在空間的應(yīng)用。同時(shí)單片F(xiàn)PGA成本較高，在用量較大的場(chǎng)合，F(xiàn)PGA成本相對(duì)于ASIC沒有優(yōu)勢(shì)。
結(jié)構(gòu)化ASIC介于FPGA與ASIC之間，底層單元預(yù)先制成，用戶只需要定制幾張互聯(lián)金屬層掩模版就可以得到ASIC，因此具有較短的time to market,同時(shí)抗干擾的能力也較強(qiáng)。
傳統(tǒng)的結(jié)構(gòu)化ASIC與FPGA底層架構(gòu)完全不同，用戶必須將在FPGA上做的設(shè)計(jì)重新在結(jié)構(gòu)化ASIC上走一遍從綜合到布局布線的開發(fā)流程，而后必須通過仿真來檢驗(yàn)設(shè)計(jì)的正確性，對(duì)于一個(gè)較大的設(shè)計(jì)，這一轉(zhuǎn)換開發(fā)過程有時(shí)會(huì)持續(xù)很長(zhǎng)的時(shí)間，同時(shí)結(jié)構(gòu)化ASIC提供商還必須投入大量的人力物力開發(fā)一整套CAD工具，從開發(fā)效率和成本上都非常不理想。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是，提供一種FPGA轉(zhuǎn)成結(jié)構(gòu)化ASIC的方法，能夠在高效、低成本完成結(jié)構(gòu)化ASIC的設(shè)計(jì)和制作。
本發(fā)明解決所述技術(shù)問題采用的技術(shù)方案是，F(xiàn)PGA轉(zhuǎn)成結(jié)構(gòu)化ASIC的方法，其特征在于，將SRAM型FPGA中的IO單元去除配置SRAM，作為結(jié)構(gòu)化ASIC的10單元；將SRAM型FPGA中的CLB去除配置SRAM，作為結(jié)構(gòu)化ASIC的邏輯單元；邏輯單元之間，以及邏輯單元與IO單元之間的互聯(lián)線為定制的金屬連線；通過前述步驟形成結(jié)構(gòu)化ASIC。
所述結(jié)構(gòu)化ASIC中分布有供連接的高電平節(jié)點(diǎn)和低電平節(jié)點(diǎn)，
以方便邏輯單元和io單元的配置。
本發(fā)明還提供一種結(jié)構(gòu)化ASIC，包括邏輯單元、IO單元和互聯(lián)線，其特征在于，所述邏輯單元為不含配置SRAM的SRAM型FPGA的CLB，所述10單元為不含配置SRAM的SRAM型FPGA的IO單元，所述互聯(lián)線為定制的金屬連線。前述"不含配置SRAM的SRAM型FPGA的CLB"是指在現(xiàn)有的SRAM型FPGA的CLB的基礎(chǔ)上去除配置SRAM后余下的部分。10單元亦同。
本發(fā)明的有益效果是，能夠在FPGA的開發(fā)平臺(tái)上完成結(jié)構(gòu)化ASIC的開發(fā)工作，從而大大的提高了開發(fā)效率，降低了結(jié)構(gòu)化ASIC的開發(fā)成本。
以下結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步的說明。


圖1是本發(fā)明涉及的FPGA的示意圖。其中5為互聯(lián)線，6為IO單元，7為CLB。
圖2a是FPGA的CLB單元示意圖，圖2b是結(jié)構(gòu)化ASIC中的邏輯單元示意圖。圖2c是FPGA的IO單元示意圖，圖2d是結(jié)構(gòu)化ASIC中的IO單元示意圖。
圖3是FPGA和結(jié)構(gòu)化ASIC的邏輯單元用金屬連線配置的對(duì)比示意圖，其中a是帶有配置SARM的FPGA， 1和0表示配置SRAM中的內(nèi)容；b是帶有金屬連線的結(jié)構(gòu)化ASIC，其中兩個(gè)圓點(diǎn)之間的線為定制金屬連線。
圖4是FPGA和結(jié)構(gòu)化ASIC的10單元用金屬連線配置的對(duì)比示意圖，其中a是帶有配置SARM的FPGA， 1和0表示配置SRAM中的內(nèi)容；b是帶有金屬連線的結(jié)構(gòu)化ASIC，其中兩個(gè)圓點(diǎn)之間的線為定制金屬連線。
圖5是FPGA和結(jié)構(gòu)化ASIC的互聯(lián)資源用金屬連線配置的對(duì)比示意圖，其中a是帶有配置SARM的FPGA， 1表示配置SRAM中的內(nèi)容；b是帶有金屬連線的結(jié)構(gòu)化ASIC，其中兩個(gè)圓點(diǎn)之間的
線為定制金屬連線。
具體實(shí)施例方式
本發(fā)明提出了一種將SRAM型FPGA轉(zhuǎn)成結(jié)構(gòu)化ASIC的方法，該技術(shù)要點(diǎn)如下
-結(jié)構(gòu)化ASIC采用與FPGA相同的構(gòu)架。即結(jié)構(gòu)化ASIC的制成單元分為邏輯單元和IO單元構(gòu)成，單元之間的互聯(lián)由定制的互聯(lián)金屬層里的金屬連線完成。邏輯單元由不帶配置位的FPGA的CLB構(gòu)成；IO單元由不帶配置位的FPGA的IO構(gòu)成。
-結(jié)構(gòu)化ASIC的邏輯單元和IO單元的配置由定制的互聯(lián)金屬層里的金屬連線分別實(shí)現(xiàn)上拉(對(duì)應(yīng)于FPGA SRAM中'l'的配置)、下拉(對(duì)應(yīng)于FPGASRAM中'O，的配置)。
-結(jié)構(gòu)化ASIC的開發(fā)采用FPGA的CAD工具，只是單元庫進(jìn)行了一定修改(主要是延時(shí)特征參數(shù))。能
-在結(jié)構(gòu)化ASIC中大量分布能供連接的高電平節(jié)點(diǎn)和低電平節(jié)點(diǎn)以方便邏輯單元和IO單元的配置(或稱固化)。
FPGA由以下幾部分組成CLB、互聯(lián)資源、10。如圖l所示。
(1) 可編程的邏輯功能塊CLB(Configable Logic Blocks):是實(shí)現(xiàn)用戶功能的基本單元，它們通常排列成一個(gè)陣列，散布于整個(gè)芯片；
(2) 可編程的輸入輸出塊IOB (Input/Output Blocks):完成芯
片上邏輯與外部封裝腳的接口，常圍繞著陣列于芯片四周；
(3) 可編程的互連資源ICR:它們將各個(gè)可編程邏輯塊或I/O
塊連接起來，構(gòu)成特定功能的電路。
5相對(duì)應(yīng)的，本專利提出的結(jié)構(gòu)化ASIC的制成單元由邏輯單元
和10單元構(gòu)成。其邏輯單元由去除了配置SRAM的FPGA中的CLB構(gòu)成；其10單元由去除了配置SRAM的FPGA中的10單元構(gòu)成；CLB與CLB之間，CLB與IO單元之間的互聯(lián)由定制的金屬連線完成。如圖2。圖2a是FPGA的CLB單元，圖2b是結(jié)構(gòu)化ASIC中的邏輯單元，其構(gòu)成是將FPGA的CLB單元中的SRAM單元去除得到的，但保留連線節(jié)點(diǎn)(圖中小圓圈所示)。圖2c是FPGA的I0單元，圖2d是結(jié)構(gòu)化ASIC中的IO單元，其構(gòu)成是將FPGA的IO單元中的SRAM單元去除得到的，但保留連線節(jié)點(diǎn)(圖中小圓圈所示)。FPGA中的正方形表示配置SRAM。
本發(fā)明對(duì)FPGA的CLB、 IO、互聯(lián)資源沒有特殊限制，適用于所SRAM型的FPGA，此只是作為一個(gè)例子。
設(shè)計(jì)者使用與FPGA—致的流程，經(jīng)過綜合、布局、布線等步驟，得到定制結(jié)構(gòu)化ASIC的數(shù)據(jù)，為說明方便，借用配置FPGA的數(shù)據(jù)格式來說明，配置數(shù)據(jù)分為三部分配置CLB的數(shù)據(jù)、配置IO的數(shù)據(jù)、配置互聯(lián)資源的數(shù)據(jù)，相對(duì)于FPGA，結(jié)構(gòu)化ASIC利用配置CLB的數(shù)據(jù)來定制邏輯單元的固化金屬連線。如下圖，若CLB中的SRAM數(shù)據(jù)是"11001110"，則結(jié)構(gòu)化ASIC在相應(yīng)的節(jié)點(diǎn)處分別生成連接高電平節(jié)點(diǎn)、低電平節(jié)點(diǎn)的定制金屬連線。如圖3。
如圖4所示，若FPGA的IO中的SRAM數(shù)據(jù)是"11001110"，則結(jié)構(gòu)化ASIC在相應(yīng)的節(jié)點(diǎn)處分別生成連接高電平節(jié)點(diǎn)、低電平節(jié)點(diǎn)的定制金屬連線。圖4a為FPGA，圖4b為結(jié)構(gòu)化ASIC。
如圖5所示，若FPGA配置互聯(lián)資源的數(shù)據(jù)中，控制連接CLB1輸出和CLB2的一個(gè)輸入的SRAM為'1'，則結(jié)構(gòu)化ASIC在相應(yīng)的節(jié)點(diǎn)處生成連接的定制金屬連線。圖5a為FPGA，圖5b為結(jié)構(gòu)化ASIC。
權(quán)利要求
1、FPGA轉(zhuǎn)成結(jié)構(gòu)化ASIC的方法，其特征在于，將SRAM型FPGA中的IO單元去除配置SRAM，作為結(jié)構(gòu)化ASIC的IO單元；將SRAM型FPGA中的CLB去除配置SRAM，作為結(jié)構(gòu)化ASIC的邏輯單元；邏輯單元之間，以及邏輯單元與IO單元之間的互聯(lián)線為定制的金屬連線；通過前述步驟形成結(jié)構(gòu)化ASIC。
2、 如權(quán)利要求1所述的FPGA轉(zhuǎn)成結(jié)構(gòu)化ASIC的方法，其特 征在于，所述結(jié)構(gòu)化ASIC中分布有供連接的高電平節(jié)點(diǎn)和低電平 節(jié)點(diǎn)，以方便邏輯單元和IO單元的配置。
3、 結(jié)構(gòu)化ASIC，包括邏輯單元、IO單元和互聯(lián)線，其特征在 于，所述邏輯單元為不含配置SRAM的SRAM型FPGA的CLB， 所述IO單元為不含配置SRAM的SRAM型FPGA的IO單元，所 述互聯(lián)線為定制的金屬連線。
全文摘要
FPGA轉(zhuǎn)成結(jié)構(gòu)化ASIC的方法，涉及集成電路技術(shù)。本發(fā)明將SRAM型FPGA中的IO單元去除配置SRAM，作為結(jié)構(gòu)化ASIC的IO單元；將SRAM型FPGA中的CLB去除配置SRAM，作為結(jié)構(gòu)化ASIC的邏輯單元；邏輯單元之間，以及邏輯單元與IO單元之間的互聯(lián)線為定制的金屬連線；通過前述步驟形成結(jié)構(gòu)化ASIC。本發(fā)明的有益效果是，能夠在FPGA的開發(fā)平臺(tái)上完成結(jié)構(gòu)化ASIC的開發(fā)工作，從而大大的提高了開發(fā)效率，降低了結(jié)構(gòu)化ASIC的開發(fā)成本。
文檔編號(hào)H03K19/177GK101686052SQ200910058329
公開日2010年3月31日 申請(qǐng)日期2009年2月13日 優(yōu)先權(quán)日2009年2月13日
發(fā)明者李文昌, 李熏隆, 熊宣淋, 王蠶英, 胡勇強(qiáng), 謝小東 申請(qǐng)人:電子科技大學(xué);成都華微電子系統(tǒng)有限公司