專利名稱：模擬/數(shù)字控制延遲鎖定回路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體設(shè)計(jì)技術(shù)。更特別地說(shuō)，本發(fā)明涉及用于同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)中的延遲鎖定回路(DLL)，該延遲鎖定回路能夠由增大延遲單元的操作范圍來(lái)確定粗略延遲量。本發(fā)明具體涉及一種模擬/數(shù)字控制延遲鎖定回路。
背景技術(shù)：
在存儲(chǔ)器設(shè)計(jì)中，在阻礙高速數(shù)據(jù)傳輸?shù)念l率時(shí)鐘相位差(clock skew)因子之中，經(jīng)過(guò)芯片內(nèi)部的時(shí)鐘緩沖器所花費(fèi)的時(shí)間對(duì)于確定DRAM的主要時(shí)序參數(shù)是重要的。因?yàn)橥獠繒r(shí)鐘不是在CMOS電平下輸入，所以其應(yīng)經(jīng)由時(shí)鐘緩沖器來(lái)接受，且其亦經(jīng)過(guò)具有大驅(qū)動(dòng)容量的時(shí)鐘驅(qū)動(dòng)器電路，以將內(nèi)部時(shí)鐘信號(hào)供應(yīng)至許多內(nèi)部電路。因此，內(nèi)部時(shí)鐘信號(hào)相比于外部時(shí)鐘具有延遲；且由內(nèi)部時(shí)鐘的控制，不同內(nèi)部電路始終具有關(guān)于外部時(shí)鐘的恒定延遲。因此，表示自接收到外部時(shí)鐘至輸出數(shù)據(jù)所花費(fèi)時(shí)間的時(shí)鐘存取時(shí)間tAC增加了延遲成分，從而對(duì)設(shè)計(jì)系統(tǒng)造成負(fù)擔(dān)。出于以上原因，DRAM的高速操作是不可能的。由移除延遲成分來(lái)實(shí)現(xiàn)存儲(chǔ)器的高速操作的電路包括鎖相回路(PLL)電路及DLL電路。
基本而言，DLL包括相位比較器，其用于周期性地比較外部時(shí)鐘信號(hào)的相位與內(nèi)部時(shí)鐘信號(hào)的相位，并取決于其間的相位差來(lái)檢測(cè)增大還是減小相位；電荷泵，其用于基于相位增大/減少信號(hào)而產(chǎn)生恒定輸出電壓電平；及回路濾波器，其用于對(duì)來(lái)自電荷泵的輸出電壓電平的高頻率成分進(jìn)行濾波，類似于PLL電路。在接收來(lái)自回路濾波器的輸出電壓電平中，使用電壓控制振蕩器(VCO)的PLL有別于使用電壓控制延遲線(VCDL)的DLL。
另一方面，在高速存儲(chǔ)器中鎖定是非常重要的。具體言之，在具有寬范圍的操作頻率的存儲(chǔ)器中DLL的延遲跟隨范圍是非常重要的。亦即，因?yàn)樵贒LL中控制電壓的范圍隨著操作電壓降低而變小，所以制造具有自數(shù)百M(fèi)Hz至幾十GHz的操作范圍的芯片非常困難。
圖1為用于描述熟知模擬控制DLL的基本操作的方塊圖。 參看圖1，熟知模擬控制DLL包括相位檢測(cè)器10，其用于接收輸入時(shí)鐘信號(hào)FREF及由用存儲(chǔ)器內(nèi)部的延遲因子模型化輸出時(shí)鐘信號(hào)FOUT而提供的反饋信號(hào)FEEDBACK—CLK，并檢測(cè)該兩個(gè)信號(hào)間的相位差以產(chǎn)生向上檢測(cè)信號(hào)UP或向下檢測(cè)信號(hào)DOWN ;電荷泵20，其用于自相位檢測(cè)器10接收向上或向下檢測(cè)信號(hào)UP或DOWN,并響應(yīng)于向上檢測(cè)信號(hào)UP增大輸出電流IC且響應(yīng)于向下檢測(cè)信號(hào)DOWN減小輸出電流IC ;回路濾波器30，其用于對(duì)經(jīng)增大/減小的輸出電流IC進(jìn)行低通濾波以產(chǎn)生模擬控制電壓VCTRL ;電壓控制延遲線(VCDL) 40，其用于接收模擬控制電壓VCTRL及輸入時(shí)鐘信號(hào)FREF，并使輸入時(shí)鐘信號(hào)FREF延遲對(duì)應(yīng)于模擬控制電壓VCTRL的某一值，以提供經(jīng)延遲的信號(hào)作為輸出時(shí)鐘信號(hào)FOUT ;及延遲拷貝模型化單元50，其用于接受輸出時(shí)鐘信號(hào)FOUT并用延遲因子對(duì)其進(jìn)行模型化，以產(chǎn)生反饋信號(hào)FEEDBACK_CLK。
4
圖2為用于描述圖1中所示的一般VCDL 40的配置的方塊圖。VCDL 40能夠以多個(gè)延遲單元40A至40D實(shí)現(xiàn)，其使輸入時(shí)鐘信號(hào)IN及INB延遲
一預(yù)設(shè)延遲值，并提供經(jīng)延遲的信號(hào)作為輸出時(shí)鐘信號(hào)OUTB及OUT。輸入時(shí)鐘信號(hào)IN及
INB為輸入時(shí)鐘信號(hào)FREF的差動(dòng)信號(hào)。自最后一個(gè)延遲單元40D輸出的輸出時(shí)鐘信號(hào)OUTB
及OUT為輸出時(shí)鐘信號(hào)FOUT的差動(dòng)信號(hào)。 圖3展示圖2的多個(gè)延遲單元中之一的詳細(xì)電路圖。 參看圖3，每延遲單元包括NMOS晶體管44及45，其柵極接收輸入時(shí)鐘信號(hào)IN及INB且源極彼此耦接；一對(duì)對(duì)稱負(fù)載42及43，其連接于電源電壓VDD與NMOS晶體管44及45中的每一個(gè)之間；及NMOS晶體管46，其連接于NMOS晶體管44及45的源極與接地電壓VSS之間。對(duì)稱負(fù)載42及43中的每一個(gè)具有相同結(jié)構(gòu)，其中每一負(fù)載可包含兩個(gè)并聯(lián)連接的PMOS晶體管，一個(gè)PMOS晶體管具有其漏極與柵極耦接的結(jié)構(gòu)，且另一PMOS晶體管經(jīng)由柵極接收模擬控制電壓PCTRL以控制延遲值。 操作時(shí)，輸入時(shí)鐘信號(hào)IN及INB輸入至NMOS晶體管44及45的柵極，這些輸入時(shí)鐘信號(hào)IN及INB取決于輸入至對(duì)稱負(fù)載42及43的模擬控制電壓PCTRL而被延遲一默認(rèn)值，以提供經(jīng)延遲的信號(hào)作為輸出信號(hào)OUTB及0UT。同時(shí)，連接至VSS的NMOS晶體管46可響應(yīng)于模擬控制電壓NCTRL來(lái)補(bǔ)償漏極及基板電壓的變化。模擬控制電壓PCTRL及NCTRL為圖1中所示的模擬控制電壓VCTRL的差動(dòng)信號(hào)。 圖4描繪用于描述圖3的延遲單元的非線性模擬控制電壓VCTRL的特性的圖表。
參看圖4，圖表的水平軸線展示模擬控制電壓VCTRL，且其垂直軸線表示每延遲單元的延遲時(shí)間?？煽闯?，根據(jù)模擬控制電壓VCTRL的延遲時(shí)間根據(jù)視圖3的多個(gè)延遲單元的過(guò)程變化而變化。舉例而言，在1.5V操作電壓下，線性模擬控制電壓VCTRL的范圍近似為自0.7V至IV。在此操作范圍內(nèi)，典型情況具有自60ps至32ps的延遲范圍，緩慢情況具有自99ps至44ps的延遲范圍，而快速情況具有自40ps至23ps的延遲范圍。在此情況下，應(yīng)根據(jù)過(guò)程來(lái)使用產(chǎn)品的速度分組(speed binning)。而且，在緩慢情況下，盡管由噪聲引起控制電壓VCTRL的小變化，仍引起延遲的大變化。因此，在DLL電路在寬頻率范圍中操作時(shí)其對(duì)于噪聲非常敏感。相反地，在快速情況下，在寬頻率范圍中進(jìn)行操作時(shí)可保證穩(wěn)定延遲，但不可執(zhí)行寬范圍的延遲操作。

發(fā)明內(nèi)容
因此，本發(fā)明的目的為提供使用數(shù)字及模擬控制模式的VCDL的延遲單元電路，以用于經(jīng)由數(shù)字控制與模擬控制的組合來(lái)最大化其操作范圍。 根據(jù)本發(fā)明的態(tài)樣，提供一種模擬/數(shù)字控制DLL，其包括相位檢測(cè)器，其用于接收輸入時(shí)鐘信號(hào)及反饋信號(hào)，并檢測(cè)該兩個(gè)信號(hào)之間的相位差，以提供向上檢測(cè)信號(hào)或向下檢測(cè)信號(hào)；電荷泵，其用于接收該向上檢測(cè)信號(hào)或該向下檢測(cè)信號(hào)，并基于這些信號(hào)產(chǎn)生經(jīng)調(diào)整的輸出電流；回路濾波器，其用于對(duì)該輸出電流進(jìn)行低通濾波，以產(chǎn)生模擬控制電壓；VCDL，其用于接收該模擬控制電壓、輸入時(shí)鐘信號(hào)及數(shù)字碼，并基于該模擬控制電壓及數(shù)字碼來(lái)延遲該輸入時(shí)鐘信號(hào)，以產(chǎn)生輸出時(shí)鐘信號(hào)；延遲拷貝模型化單元，其由延遲因子的拷貝形成，以用于接收該輸出時(shí)鐘信號(hào)并產(chǎn)生該反饋信號(hào)；及數(shù)字碼產(chǎn)生器，其用于產(chǎn)生數(shù)字碼。
較佳地，該VCDL包括串聯(lián)連接的多個(gè)延遲單元，且每延遲單元包括差動(dòng)輸入晶體管單元，其用于接收差動(dòng)輸入時(shí)鐘信號(hào)；模擬控制晶體管單元，其一個(gè)端子連接至電源端
子，且用于響應(yīng)于模擬控制電壓調(diào)整一精細(xì)延遲量；及數(shù)字控制晶體管單元，其連接于該
模擬控制晶體管單元與該差動(dòng)輸入晶體管單元之間，以用于響應(yīng)于數(shù)字碼調(diào)整一粗略延遲
量。另外，該VCDL的延遲單元進(jìn)一步包括第一及第二輸出節(jié)點(diǎn)，其連接至包括于該差動(dòng)輸
入晶體管單元中的晶體管的每一漏極，且用于分別產(chǎn)生差動(dòng)輸出時(shí)鐘信號(hào)。 較佳地，該模擬控制晶體管單元包括模擬控制負(fù)載晶體管電路，其一個(gè)端子連接
至該電源端子，且其響應(yīng)于第一模擬控制電壓而被驅(qū)動(dòng)；及模擬控制電流源晶體管電路，其
一個(gè)端子連接至一接地電壓端子，且其響應(yīng)于第二模擬控制電壓而被驅(qū)動(dòng)。該數(shù)字控制晶
體管單元包括數(shù)字控制負(fù)載晶體管電路，其連接于該模擬控制負(fù)載晶體管電路的另一端
子與所述第一及所述第二輸出節(jié)點(diǎn)之間，且其響應(yīng)于該數(shù)字碼而被驅(qū)動(dòng)；及數(shù)字控制電流
源晶體管電路，其連接于該差動(dòng)輸入晶體管單元的共同源極與該模擬控制電流源晶體管電
路之間，且其響應(yīng)于該數(shù)字碼的互補(bǔ)值而被驅(qū)動(dòng)。


圖1為用于描述熟知模擬控制DLL的基本操作的方塊圖； 圖2為用于描述圖1中所示的一般電壓控制延遲線(VCDL)40的配置的方塊圖； 圖3展示圖2的多個(gè)延遲單元中之一的示意性電路圖； 圖4描繪用于描述圖3的延遲單元的非線性模擬控制電壓的特性的圖表； 圖5展示用于描述根據(jù)本發(fā)明的實(shí)施例的、具有數(shù)字碼產(chǎn)生器的模擬/數(shù)字控制
DLL電路的基本操作的方塊圖；及 圖6例示根據(jù)本發(fā)明的實(shí)施例的、VCDL中的延遲單元中之一的示意性電路圖。
具體實(shí)施例方式
下文中，將參考隨附附圖詳細(xì)闡明根據(jù)本發(fā)明的延遲鎖定回路(DLL)電路，以使熟悉本領(lǐng)域技術(shù)人員可易于實(shí)行本發(fā)明。 圖5展示用于描述根據(jù)本發(fā)明的實(shí)施例的具有數(shù)字碼產(chǎn)生器600的模擬/數(shù)字控制DLL電路的基本操作的方塊圖。 參看圖5，本發(fā)明的模擬/數(shù)字控制DLL電路包括相位檢測(cè)器IOO，其用于接收輸入時(shí)鐘信號(hào)FREF及由用延遲因子來(lái)模型化輸出時(shí)鐘信號(hào)FOUT而提供的反饋信號(hào)FEEDBACK_CLK，并檢測(cè)其間的相位差以提供向上檢測(cè)信號(hào)UP或向下檢測(cè)信號(hào)DOWN ;電荷泵200，其用于自相位檢測(cè)器100接收向上或向下檢測(cè)信號(hào)UP或Down,并響應(yīng)于向上檢測(cè)信號(hào)UP增大輸出電流IC，且響應(yīng)于向下檢測(cè)信號(hào)DOWN減小輸出電流IC ;回路濾波器300，其用于對(duì)經(jīng)增大/減小的輸出電流IC進(jìn)行低通濾波，以產(chǎn)生模擬控制電壓VCTRL ;VCDL 400，其用于接收模擬控制電壓VCTRL、輸入時(shí)鐘信號(hào)FREF及數(shù)字碼，并使輸入時(shí)鐘信號(hào)FREF延遲對(duì)應(yīng)于數(shù)字碼及模擬控制電壓VCTRL的某一值，以產(chǎn)生經(jīng)延遲的信號(hào)作為輸出時(shí)鐘信號(hào)FOUT ;延遲拷貝模型化單元500，其用于接收輸出時(shí)鐘信號(hào)FOUT并用延遲因子使其模型化，以提供反饋信號(hào)FEEDBACK—CLK;及數(shù)字碼產(chǎn)生器600，其用于由使用熔絲選擇(fuseoption)、寄存器控制及數(shù)字濾波器而產(chǎn)生數(shù)字碼。
操作時(shí)，相位檢測(cè)器100接收輸入時(shí)鐘信號(hào)FREF及由用延遲因子來(lái)模型化輸出時(shí)鐘信號(hào)Fout而得到的反饋信號(hào)FEEDBACK_CLK，并在輸入時(shí)鐘信號(hào)FREF的相位先于反饋信號(hào)FEEDBACK_CLK的相位時(shí)發(fā)出向上檢測(cè)信號(hào)UP，且在輸入時(shí)鐘信號(hào)FREF的相位落后于反饋信號(hào)FEEDBACK_CLK的相位時(shí)發(fā)出向下檢測(cè)信號(hào)D0WN。電荷泵200響應(yīng)于來(lái)自相位檢測(cè)器100的向上檢測(cè)信號(hào)UP而增大并輸出輸出電流IC ;且其響應(yīng)于向下檢測(cè)信號(hào)DOWN而減小并輸出輸出電流IC。其后，經(jīng)增大/減小的輸出電流IC自電荷泵200傳遞至回路濾波器300，該回路濾波器300進(jìn)行低通濾波以產(chǎn)生模擬控制電壓VCTRL。 同時(shí)，數(shù)字碼產(chǎn)生器600產(chǎn)生數(shù)字碼以控制VCDL 400的操作。接受輸入時(shí)鐘信號(hào)FREF、來(lái)自回路濾波器300的模擬控制電壓VCTRL及來(lái)自數(shù)字碼產(chǎn)生器600的數(shù)字碼的VCDL 400使輸入時(shí)鐘信號(hào)FREF延遲一基于數(shù)字碼及模擬控制電壓VCTRL的預(yù)定值，以將經(jīng)延遲的信號(hào)作為輸出時(shí)鐘信號(hào)FOUT輸出。延遲拷貝模型化單元500接收時(shí)鐘輸出信號(hào)FOUT并用延遲因子對(duì)其進(jìn)行模型化，以產(chǎn)生反饋信號(hào)FEEDBACK_CLK。換言之，延遲拷貝模型化單元500模型化芯片內(nèi)部的輸入時(shí)鐘信號(hào)FREF的頻率路徑，以便使自芯片輸出的數(shù)據(jù)與輸入至芯片的時(shí)鐘同步。 在產(chǎn)生數(shù)字碼的數(shù)字碼產(chǎn)生器600中，為在不同模式中具有不同功能，其可由熔絲選擇來(lái)實(shí)現(xiàn)，該熔絲選擇由不同地使用金屬屏蔽、不同地應(yīng)用線接合或在過(guò)程的最后步驟切斷熔絲來(lái)選擇對(duì)應(yīng)的模式。另外，其可由寄存器控制來(lái)實(shí)現(xiàn)，該緩存器控制由改變儲(chǔ)存于其中的值來(lái)選擇對(duì)應(yīng)的模式?；蛘?，其可以數(shù)字濾波器實(shí)現(xiàn)。由于此數(shù)字碼產(chǎn)生器600的技術(shù)實(shí)現(xiàn)為熟悉此項(xiàng)技術(shù)者所顯而易見(jiàn)，故此處將省略其細(xì)節(jié)。 圖6例示根據(jù)本發(fā)明的實(shí)施例的VCDL 400的多個(gè)延遲單元中之一的詳細(xì)電路圖。
參看圖6，本發(fā)明的VCDL 400亦包括串聯(lián)耦接的多個(gè)延遲單布40a至40d(如圖2中所示)。包括于本發(fā)明的VCDL 400中的多個(gè)延遲單元的每一個(gè)包括差動(dòng)輸入晶體管單元10a及10b，其用于接收差動(dòng)輸入時(shí)鐘信號(hào)IN及INB ;模擬控制晶體管單元20a及20b，其一個(gè)端子連接至電源端子VDD及VSS，以用于響應(yīng)于模擬控制電壓PCTL及NCTL來(lái)調(diào)整精細(xì)延遲量；及數(shù)字控制晶體管單元30a及30b，其連接于模擬控制晶體管單元20a及20b與差動(dòng)輸入晶體管單元10a及10b之間，以用于響應(yīng)于數(shù)字碼〈3:0>來(lái)調(diào)整粗略延遲量。另外，其進(jìn)一步包括第一及第二輸出節(jié)點(diǎn)Nl及N2，所述第一及第二輸出節(jié)點(diǎn)連接至差動(dòng)輸入晶體管單元10a及10b的每一漏極，以輸出差動(dòng)輸出時(shí)鐘信號(hào)OUTB及OUT。
模擬控制晶體管單元20a及20b包括模擬控制負(fù)載晶體管電路20a，其一個(gè)端子連接至電源電壓端子VDD，且其響應(yīng)于第一模擬控制電壓PCTL而被驅(qū)動(dòng)；及模擬控制電流源晶體管電路20b，其一個(gè)端子連接至接地電壓端子VSS，且其響應(yīng)于第二模擬控制電壓NCTL而被驅(qū)動(dòng)。且數(shù)字控制晶體管單元30a及30b包括數(shù)字控制負(fù)載晶體管電路30a，其連接于模擬控制負(fù)載晶體管電路20a的另一端子與第一及第二輸出節(jié)點(diǎn)Nl及N2之間，且其響應(yīng)于數(shù)字碼〈3:0>而被驅(qū)動(dòng)；及數(shù)字控制電流源晶體管電路30b，其連接于差動(dòng)輸入晶體管單元10a及10b的共同源極與模擬控制電流源晶體管電路20b之間，且其響應(yīng)于數(shù)字碼〈3:0>的互補(bǔ)值而被驅(qū)動(dòng)。 更確切而言，模擬控制負(fù)載晶體管電路20a具備多個(gè)具有關(guān)于第一及第二輸出節(jié)點(diǎn)Nl及N2對(duì)稱的對(duì)稱結(jié)構(gòu)的單元對(duì)稱負(fù)載pla至pld、 p2a至p2d、 p3a至p3d或p4a至p4d。單元對(duì)稱負(fù)載的任何一者pla至pld包含具有一對(duì)晶體管的單元負(fù)載pla及plb，其中第一晶體管pla經(jīng)由其柵極接收第一模擬電壓pctl，且第二晶體管plb的柵極與漏極被共同連接。亦即，單元負(fù)載Pla及plb與單元負(fù)載pic及pld彼此對(duì)稱，以形成單元對(duì)稱負(fù)載pla至pld。 數(shù)字控制負(fù)載晶體管電路30a以多個(gè)晶體管實(shí)現(xiàn)，該多個(gè)晶體管對(duì)應(yīng)于模擬控制負(fù)載晶體管電路20a的晶體管pla至pld、 p2a至p2d、 p3a至p3d及p4a至p4d的數(shù)目，且數(shù)字控制負(fù)載晶體管電路30a受控于對(duì)應(yīng)于單元對(duì)稱負(fù)載pla至pld的位數(shù)(4位)的數(shù)字碼〈3:0〉。數(shù)字控制負(fù)載晶體管電路30a的晶體管p5a至p5d、p6a至p6d、p7a至p7d及p8a至p8d經(jīng)由柵極接收對(duì)應(yīng)于模擬控制負(fù)載晶體管電路20a的單元對(duì)稱負(fù)載的相同碼〈3:0>。 舉例而言，對(duì)應(yīng)于模擬控制負(fù)載晶體管電路20a的單元對(duì)稱負(fù)載pla至pld的碼〈0>施加至數(shù)字控制負(fù)載晶體管電路30a的晶體管p5a至p5d的柵極；且對(duì)應(yīng)于單元對(duì)稱負(fù)載p2a至p2d的碼〈1>輸入至數(shù)字控制負(fù)載晶體管電路30a的晶體管p6a至p6d的柵極。類似地，對(duì)應(yīng)于單元對(duì)稱負(fù)載p3a至p3d的碼〈2>提供至數(shù)字控制負(fù)載晶體管電路30a的晶體管p7a至p7d的柵極；且對(duì)應(yīng)于單元對(duì)稱負(fù)載p4a至p4d的碼〈3>輸入至數(shù)字控制負(fù)載晶體管電路30a的晶體管p8a至p8d的柵極。 模擬控制電流源晶體管電路20b由多個(gè)晶體管nla、 n2a、 n3a及n4a所構(gòu)成，其對(duì)應(yīng)于模擬控制負(fù)載晶體管電路20a的單元對(duì)稱負(fù)載的數(shù)目(即，4)。且數(shù)字控制電流源晶體管電路30b由多個(gè)晶體管nlb、n2b、n3b及n4b所構(gòu)成，其對(duì)應(yīng)于模擬控制電流源晶體管電路20b的數(shù)目。 另一方面，延遲單元的延遲時(shí)間與Cb/gm成比例。此處，Cb由延遲單元的PMOS晶體管及NMOS晶體管的接面電容及布線電容(routing c即acitance)以及隨后延遲單元的柵電容(gate capacitance)形成。且，gm是基于PMOS晶體管的P及PCTRL的電壓電平來(lái)決定。為調(diào)整粗略延遲量，其經(jīng)設(shè)計(jì)以由對(duì)在負(fù)載處使用的PMOS晶體管的柵極輸入進(jìn)行二進(jìn)制加權(quán)來(lái)與整體過(guò)程變化相對(duì)應(yīng)。此外，其亦經(jīng)設(shè)計(jì)以由對(duì)尾電流進(jìn)行二進(jìn)制加權(quán)來(lái)滿足下降時(shí)間(falling time)及擺動(dòng)電平(swing level)。因此，首先由選擇數(shù)字碼〈3:0〉來(lái)調(diào)整PMOS晶體管的gm及尾電流來(lái)決定粗略延遲量；且接著由調(diào)整模擬控制電壓PCTL及NCTL來(lái)決定所需的精細(xì)延遲量。 換言之，輸入至差動(dòng)輸入晶體管單元10a及10b的差動(dòng)輸入時(shí)鐘信號(hào)IN及INB由響應(yīng)于數(shù)字碼〈3:0〉的數(shù)字控制晶體管單元30a及30b來(lái)啟用粗略延遲量的調(diào)整，且亦由響應(yīng)于模擬控制電壓PCTL及NCTL的模擬控制晶體管單元20a及20b來(lái)啟用精細(xì)延遲量的調(diào)整。 如上所述，本發(fā)明可由經(jīng)由數(shù)字控制及模擬控制兩者保護(hù)延遲單元的寬操作范圍來(lái)防止DLL的速度分組。 本申請(qǐng)含有與在2005年9月28日及2005年12月27日于韓國(guó)專利局申請(qǐng)的韓國(guó)專利申請(qǐng)第2005-90865號(hào)及第2005-130863號(hào)有關(guān)的發(fā)明，這些專利申請(qǐng)的全文以引用的方式并入本文中。 雖然已關(guān)于特定實(shí)施例描述了本發(fā)明，但熟悉此項(xiàng)技術(shù)者將易于了解，在不偏離如以下申請(qǐng)專利范圍中所界定的本發(fā)明的精神及范疇的情況下，可進(jìn)行各種改變及修改。
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權(quán)利要求
1. 一種模擬/數(shù)字控制延遲鎖定回路(DLL)，其包含相位檢測(cè)器，其用于接收輸入時(shí)鐘信號(hào)及反饋信號(hào)，并檢測(cè)該兩個(gè)信號(hào)之間的相位差， 以提供向上檢測(cè)信號(hào)及向下檢測(cè)信號(hào)中之一；電荷泵，其用于接收該向上檢測(cè)信號(hào)及向下檢測(cè)信號(hào)中之一，并基于這些信號(hào)產(chǎn)生經(jīng) 調(diào)整的輸出電流；回路濾波器，其用于對(duì)該輸出電流進(jìn)行低通濾波，以產(chǎn)生模擬控制電壓；電壓控制延遲線(VCDL)，其用于接收該模擬控制電壓、輸入時(shí)鐘信號(hào)及數(shù)字碼，并基于 該模擬控制電壓及數(shù)字碼來(lái)延遲該輸入時(shí)鐘信號(hào)，以產(chǎn)生輸出時(shí)鐘信號(hào)；延遲拷貝模型化單元，其由延遲因子的拷貝形成，且用于接收該輸出時(shí)鐘信號(hào)并產(chǎn)生 該反饋信號(hào)；及數(shù)字碼產(chǎn)生器，其用于產(chǎn)生數(shù)字碼。
2. 如權(quán)利要求1的模擬/數(shù)字控制DLL，其中該數(shù)字碼產(chǎn)生器由熔絲選擇來(lái)實(shí)現(xiàn)。
3. 如權(quán)利要求1的模擬/數(shù)字控制DLL，其中該數(shù)字碼產(chǎn)生器由寄存器控制來(lái)實(shí)現(xiàn)。
4. 如權(quán)利要求1的模擬/數(shù)字控制DLL，其中該數(shù)字碼產(chǎn)生器以數(shù)字濾波器來(lái)實(shí)現(xiàn)。
5. 如權(quán)利要求1的模擬/數(shù)字控制DLL，其中該VCDL包括串聯(lián)連接的多個(gè)延遲單元，且每延遲單元包括差動(dòng)輸入晶體管單元，其用于接收差動(dòng)輸入時(shí)鐘信號(hào)；模擬控制晶體管單元，其一個(gè)端子連接至電源端子，且用于響應(yīng)于模擬控制電壓來(lái)調(diào) 整第一延遲量；及數(shù)字控制晶體管單元，其連接于該模擬控制晶體管單元與該差動(dòng)輸入晶體管單元之 間，且用于響應(yīng)于數(shù)字碼來(lái)調(diào)整第二延遲量，其中所述第一延遲量小于所述第二延遲量。
6. 如權(quán)利要求5的模擬/數(shù)字控制DLL，其進(jìn)一步包含第一及第二輸出節(jié)點(diǎn)，所述第一 及第二輸出節(jié)點(diǎn)連接至包括于該差動(dòng)輸入晶體管單元中的多個(gè)晶體管的每一漏極，且用于 分別產(chǎn)生差動(dòng)輸出時(shí)鐘信號(hào)。
7. 如權(quán)利要求6的模擬/數(shù)字控制DLL，其中該模擬控制晶體管單元包括 模擬控制負(fù)載晶體管電路，其一個(gè)端子連接至該電源端子，且其響應(yīng)于第一模擬控制電壓而被驅(qū)動(dòng)；及模擬控制電流源晶體管電路，其一個(gè)端子連接至一接地電壓端子，且其響應(yīng)于第二模 擬控制電壓而被驅(qū)動(dòng)。
8. 如權(quán)利要求7的模擬/數(shù)字控制DLL，其中該數(shù)字控制晶體管單元包括 數(shù)字控制負(fù)載晶體管電路，其連接于該模擬控制負(fù)載晶體管電路的另一端子與所述第一及第二輸出節(jié)點(diǎn)之間，且其響應(yīng)于該數(shù)字碼而被驅(qū)動(dòng)；及數(shù)字控制電流源晶體管電路，其連接于該差動(dòng)輸入晶體管單元的共同源極與該模擬控 制電流源晶體管電路之間，且其響應(yīng)于該數(shù)字碼的互補(bǔ)值而被驅(qū)動(dòng)。
9. 如權(quán)利要求7的模擬/數(shù)字控制DLL，其中該模擬控制負(fù)載晶體管電路包括多個(gè)單 元對(duì)稱負(fù)載，該多個(gè)單元對(duì)稱負(fù)載具有關(guān)于所述第一及第二輸出節(jié)點(diǎn)對(duì)稱的對(duì)稱結(jié)構(gòu)。
10. 如權(quán)利要求9的模擬/數(shù)字控制DLL，其中這些單元對(duì)稱負(fù)載的每一個(gè)具有一對(duì)晶體管，其中第一晶體管經(jīng)由柵極接收所述第一模擬電壓，且另一晶體管的柵極與漏極被共同連接。
11. 如權(quán)利要求10的模擬/數(shù)字控制DLL，其中該數(shù)字控制負(fù)載晶體管電路受控于對(duì) 應(yīng)于這些單元對(duì)稱負(fù)載的位數(shù)的數(shù)字碼。
12. 如權(quán)利要求11的模擬/數(shù)字控制DLL，其中該數(shù)字控制負(fù)載晶體管電路包括對(duì)應(yīng) 于包括在該模擬控制負(fù)載晶體管電路中的晶體管數(shù)目的多個(gè)晶體管。
13. 如權(quán)利要求12的模擬/數(shù)字控制DLL，其中對(duì)應(yīng)于該模擬控制負(fù)載晶體管電路的 單元對(duì)稱負(fù)載的數(shù)字控制負(fù)載晶體管電路的每一晶體管經(jīng)由柵極接收一相同碼。
14. 如權(quán)利要求6的模擬/數(shù)字控制DLL，其中該模擬控制電流源晶體管電路包括對(duì)應(yīng) 于該模擬控制負(fù)載晶體管電路的所述單元對(duì)稱負(fù)載數(shù)目的多個(gè)晶體管。
15. 如權(quán)利要求14的模擬/數(shù)字控制DLL，其中該數(shù)字控制電流源晶體管電路包括對(duì) 應(yīng)于包括在該模擬控制電流源晶體管電路中的晶體管數(shù)目的多個(gè)晶體管。
全文摘要
文檔編號(hào)H03L7/08GK101697487SQ20091015174
公開(kāi)日2010年4月21日 申請(qǐng)日期2006年8月16日 優(yōu)先權(quán)日2005年9月28日
發(fā)明者金龍珠 申請(qǐng)人:海力士半導(dǎo)體有限公司;