專利名稱：：一種低功耗rs鎖存器單元及低功耗主從型d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種D觸發(fā)器，尤其是涉及一種低功耗RS鎖存器單元及低功耗主從型D觸發(fā)器。
背景技術(shù)：
：隨著集成電路制造工藝的快速發(fā)展，現(xiàn)有的集成電路的規(guī)模和復雜性日益增大，集成電路的功耗問題也越來越突出，功耗已成為集成電路設(shè)計中除速度和面積之外的另一個重要約束。集成電路的低功耗設(shè)計技術(shù)成為當前集成電路設(shè)計領(lǐng)域中一個重要的研究熱點。CMOS數(shù)字集成電路的功耗主要由動態(tài)功耗、短路功耗和泄漏電流功耗構(gòu)成。在O.13iim以上的CMOS工藝中，動態(tài)功耗占集成電路總功耗的絕大部分。隨著CMOS工藝的進一步發(fā)展，工藝尺寸進入納米數(shù)量級，泄漏電流功耗(漏功耗)在集成電路總功耗中的比重逐步增加，研究表明在90nm工藝下，漏功耗已占到整個電路總功耗的約1/3(見文獻S.G.NarendraandA.Chandrakasan，"LeakageinnanometerCMOStechnologies，，，Springer,2006.)。在納米級的CMOS集成電路工藝下，按機理MOS器件存在八種主要漏電流熱載流子發(fā)射柵電流、柵氧隧穿、窄溝效應(yīng)、源漏穿通電流、柵致漏極漏電流、漏致勢壘降低、弱反型、PN結(jié)反偏。而從電路設(shè)計角度看，主要存在三種漏電流亞閾值漏電流、柵極漏電流、漏源-襯底反偏結(jié)電流，其中亞閾值漏電流和柵極漏電流功耗占泄漏功耗中的絕大部分(見文獻F.Fallah，M.Pedram，"StandbyandactiveleakagecurrentcontrolandminimizationinCMOSVLSIcircuits",IEICEtrans,onElectronics,Vol.E88-C(4)，pp.509-519,2005.)。觸發(fā)器電路單元在數(shù)字集成電路中有廣泛的應(yīng)用。圖l所示為D觸發(fā)器電路單元示意圖。圖2所示為廣泛應(yīng)用于數(shù)字集成電路設(shè)計中的傳統(tǒng)單閾值傳輸門D觸發(fā)器(ST-TGFF)電路單元基本電路結(jié)構(gòu)。這種電路的特點是電路結(jié)構(gòu)比較簡單，其缺點在于沒有考慮漏功耗抑制問題，因此在深亞微米CMOS工藝下其漏功耗較大。S.Mutoh提出了一種采用多閾值技術(shù)的D觸發(fā)器電路，對關(guān)鍵路徑采用高速低閾值晶體管，而在功控開關(guān)上則采用低漏電流的高閾值晶體管達到減小亞閾值漏功耗的目的(見文獻S.Mutoh，S.Shigematsu，Y.Matsuya，H.Fukuda，J.S.Yamada，"Al_VHigh_SpeedMTCM0Scircuitschemeforpowerdownapplicationcircuits,IEEEJSSC，Vol.32(6)，June1997.)。該技術(shù)雖然能有效減小漏功耗，但是功控開關(guān)的引入，增大了動態(tài)功耗，減慢了工作速度。當電路處于閑置狀態(tài)時，功控開關(guān)關(guān)閉導致輸出節(jié)點浮空，從而使輸出數(shù)據(jù)存在失真的可能。JamesT.Kao提出采用漏反饋技術(shù)的漏反饋觸發(fā)器(LFBFF)(見文獻JamesT.Kao，"Subthresholdleakagecontroltechniquesforlowpowerdigitalcircuits，，，DoctorofPhilosophyinElectricalEngineeringandComputerScienceattheMassachusettsInstituteofTechnology,May2001.)，如圖3所示。該電路在MTCMOS技術(shù)的基礎(chǔ)上，加入狀態(tài)保持電路，解決了狀態(tài)保持的問題。這種結(jié)構(gòu)的觸發(fā)器各路徑的漏電流均被抑制，減小了閑置態(tài)時的漏電流，但是該結(jié)構(gòu)的狀態(tài)保持電路引入了額外的晶體管及動態(tài)功耗。S.Heo等提出一種采用溝道偏置技術(shù)的觸發(fā)器，該觸發(fā)器由反相器和三態(tài)反相器組成。通過增大晶體管的長度來降低漏電流(見文獻S.Heo，Y.Shin，"Minimizingleakageofsequentialcircuitsthroughflip—flopskewingandtechnologym即ping，，，JournalofSemiconductorTechnologyandScience,Vol.7(4)，pp.215-220，2007.)，如圖4所示。該觸發(fā)器雖然降低了漏電流功耗，但其上升下降延時卻分別提高了34%和24%。以上電路雖都有一定效果卻也存在明顯缺點。一、引入的額外電路在降低漏功耗的同時其本身也消耗能量；二、在降低漏功耗的同時影響了電路的性能。
發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問題是提供一種在降低漏功耗的同時不影響電路的性能，且不增加其它能量消耗的低功耗RS鎖存器單元及低功耗主從型D觸發(fā)器。本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為一種低功耗RS鎖存器單元，包括輸入驅(qū)動與同步電路、下拉電路、功控電路及相互交叉耦合的第一反相器和第二反相器，所述的輸入驅(qū)動與同步電路由第三PM0S管、第四PM0S管、第五PM0S管和第六PM0S管組成，所述的下拉電路由第三NM0S管和第四NM0S管組成，所述的功控電路由第五NM0S管構(gòu)成，所述的第一反相器由第一NM0S管和第一PM0S管組成，所述的第二反相器由第二NM0S管和第二PM0S管組成，所述的第一PM0S管的源極、所述的第二PM0S管的源極、所述的第三PM0S管的源極和所述的第四PM0S管的源極及所述的第一PM0S管的襯底、所述的第二PM0S管的襯底、所述的第三PM0S管的襯底、所述的第四PM0S管的襯底、所述的第五PM0S管的襯底和所述的第六PM0S管的襯底分別與電源正端連接，所述的第三PMOS管的漏極和所述的第五PM0S管的源極相連，所述的第四PM0S管的漏極和所述的第六PM0S管的源極相連，所述的第三PM0S管的柵極與置位信號輸入端連接，所述的第四PM0S管的柵極與復位信號輸入端連接，所述的第五PM0S管的柵極和所述的第六PM0S管的柵極與同步時鐘信號輸入端連接，所述的第一PM0S管的漏極、所述的第五PM0S管的漏極、所述的第一NM0S管的漏極和所述的第三NM0S管的漏極及所述的第二NM0S管的柵極、所述的第四NM0S管的柵極和所述的第二PM0S管的柵極分別與第一輸出節(jié)點相連，所述的第二PM0S管的漏極、所述的第六PM0S管的漏極、所述的第二NM0S管的漏極和所述的第四NM0S管的漏極及所述的第一PM0S管的柵極、所述的第一NM0S管的柵極和所述的第三NM0S管的柵極分別與第二輸出節(jié)點連接，所述的第三NM0S管的源極、所述的第四NM0S管的源極和所述的第五NM0S管的源極及所述的第一NM0S管的襯底、所述的第二NM0S管的襯底、所述的第三NM0S管的襯底、所述的第四NM0S管的襯底和所述的第五NM0S管的襯底分別接地，所述的第一NM0S管的源極、所述的第二NM0S管的源極和所述的第五NM0S管的漏極相互連接，所述的第五NM0S管的柵極接睡眠信號輸入端?！N使用上述的低功耗RS鎖存器單元的低功耗主從型D觸發(fā)器，由輸入反相器、時鐘反相器和兩個內(nèi)部結(jié)構(gòu)相同的級聯(lián)的第一低功耗RS鎖存器單元和第二低功耗RS鎖存器單元構(gòu)成，所述的低功耗RS鎖存器單元包括輸入驅(qū)動與同步電路、下拉電路、功控電路及相互交叉耦合的第一反相器和第二反相器，所述的輸入驅(qū)動與同步電路由第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管組成，所述的下拉電路由第三NMOS管和第四NMOS管組成，所述的功控電路由第五NMOS管構(gòu)成，所述的第一反相器由第一NMOS管和第一PMOS管組成，所述的第二反相器由第二NMOS管和第二PMOS管組成，所述的第一PMOS管的源極、所述的第二PMOS管的源極、所述的第三PMOS管的源極和所述的第四PMOS管的源極及所述的第一PMOS管的襯底、所述的第二PMOS管的襯底、所述的第三PMOS管的襯底、所述的第四PMOS管的襯底、所述的第五PMOS管的襯底和所述的第六PMOS管的襯底分別與電源正端連接，所述的第三PMOS管的漏極和所述的第五PMOS管的源極相連，所述的第四PMOS管的漏極和所述的第六PMOS管的源極相連，所述的第三PMOS管的柵極與置位信號輸入端連接，所述的第四PMOS管的柵極與復位信號輸入端連接，所述的第五PMOS管的柵極和所述的第六PMOS管的柵極與同步時鐘信號輸入端連接，所述的第一PMOS管的漏極、所述的第五PMOS管的漏極、所述的第一NMOS管的漏極和所述的第三NMOS管的漏極及所述的第二NMOS管的柵極、所述的第四NMOS管的柵極和所述的第二PMOS管的柵極分別與第一輸出節(jié)點相連，所述的第二PMOS管的漏極、所述的第六PMOS管的漏極、所述的第二NMOS管的漏極和所述的第四NMOS管的漏極及所述的第一PMOS管的柵極、所述的第一NMOS管的柵極和所述的第三NMOS管的柵極分別與第二輸出節(jié)點連接，所述的第三NMOS管的源極、所述的第四NMOS管的源極和所述的第五NMOS管的源極及所述的第一NMOS管的襯底、所述的第二NMOS管的襯底、所述的第三NMOS管的襯底、所述的第四NMOS管的襯底和所述的第五NMOS管的襯底分別接地，所述的第一NMOS管的源極、所述的第二NMOS管的源極和所述的第五NMOS管的漏極相互連接，所述的第五NMOS管的柵極接睡眠信號輸入端，所述的輸入反相器的輸入端和所述的第一低功耗RS鎖存器單元的復位信號輸入端與輸入數(shù)據(jù)信號相連，所述的輸入反相器的輸出端與所述的第一低功耗RS鎖存器單元的置位信號輸入端連接，所述的時鐘反相器的輸入端和所述的第一低功耗RS鎖存器單元的同步時鐘信號輸入端與輸入時鐘信號相連，所述的時鐘反相器的輸出端與所述的第二低功耗RS鎖存器單元的同步時鐘信號輸入端相連，所述的第一低功耗RS鎖存器單元的第一輸出節(jié)點與所述的第二低功耗RS鎖存器單元的復位信號輸入端連接，所述的第一低功耗RS鎖存器單元的第二輸出節(jié)點與所述的第二低功耗RS鎖存器單元的置位信號輸入端連接。上述方案中，所述的第一PMOS管和所述的第二PMOS管為高閾值PMOS管，所述的第三NMOS管、所述的第四NMOS管和所述的第五NMOS管為高閾值NMOS管。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于提出一種采用多種漏功耗抑制技術(shù)的低功耗RS鎖存器單元，低功耗RS鎖存器單元使用了三種漏功耗降低技術(shù)P型邏輯技術(shù)、功控技術(shù)和雙閾值技術(shù)，具有較好漏功耗抑制性能；本發(fā)明的低功耗主從型D觸發(fā)器由低功耗RS鎖存器單元級聯(lián)構(gòu)成，電路結(jié)構(gòu)簡單且完全對稱，也具有低功耗特性，與傳統(tǒng)的單閾值傳輸門D觸發(fā)器電路相比，在相同的測試條件下，在90nm工藝下可以節(jié)省80%的漏功耗和40%的總功耗，非常適合在深亞微米CMOS工藝下作為數(shù)字電路單元應(yīng)用于低功耗集成電路設(shè)計中。圖1為現(xiàn)有技術(shù)D觸發(fā)器單元示意圖，其中D為數(shù)據(jù)信號輸入端，clk為時鐘信號輸入端，Q和Qb分別為互補信號輸出端；圖2為傳統(tǒng)的單閾值傳輸門D觸發(fā)器(ST-TGFF)電路單元基本電路結(jié)構(gòu)圖；圖3為采用漏反饋技術(shù)的漏反饋觸發(fā)器的電路結(jié)構(gòu)圖；圖4為采用溝道偏置技術(shù)的溝道偏置觸發(fā)器電路結(jié)構(gòu)圖；圖5為本發(fā)明低功耗RS鎖存器單元電路結(jié)構(gòu)圖和單元示意圖；圖6為本發(fā)明低功耗主從型D觸發(fā)器的電路結(jié)構(gòu)框圖；圖7為本發(fā)明低功耗主從型D觸發(fā)器的完整電路原理圖；圖8為對本發(fā)明低功耗主從型D觸發(fā)器和其它幾種D觸發(fā)器的功耗進行測試比較時輸入的激勵波形。具體實施例方式以下結(jié)合附圖實施例對本發(fā)明作進一步詳細描述。實施例一如圖5所示，一種低功耗RS鎖存器單元，包括輸入驅(qū)動與同步電路、下拉電路、功控電路及相互交叉耦合的第一反相器和第二反相器，輸入驅(qū)動與同步電路由第三PMOS管P3、第四PMOS管P4、第五PMOS管P5和第六PMOS管P6組成，下拉電路由第三NMOS管N3和第四NMOS管N4組成，功控電路由第五NMOS管N5構(gòu)成，第一反相器由第一NMOS管Nl和第一PMOS管PI組成，第二反相器由第二NMOS管N2和第二PMOS管P2組成，第一PM0S管P1和第二PM0S管P2為高閾值PMOS管，第三NMOS管N3、第四NMOS管N4和第五NMOS管N5為高閾值NMOS管，第一PMOS管PI的源極、第二PMOS管P2的源極、第三PMOS管P3的源極和第四PMOS管P4的源極及第一PMOS管PI的襯底、第二PMOS管P2的襯底、第三PMOS管P3的襯底、第四PMOS管P4的襯底、第五PMOS管P5的襯底和第六PMOS管P6的襯底分別與電源正端VDD連接，第三PM0S管P3的漏極和第五PM0S管P5的源極相連，第四PMOS管P4的漏極和第六PMOS管P6的源極相連，第三PMOS管P3的柵極與置位信號輸入端S連接，第四PMOS管P4的柵極與復位信號輸入端R連接，第五PMOS管P5的柵極和第六PMOS管P6的柵極與同步時鐘信號輸入端elk連接，第一PMOS管PI的漏極、第五PMOS管P5的漏極、第一NMOS管Nl的漏極和第三NMOS管N3的漏極及第二NMOS管N2的柵極、第四NMOS管N4的柵極和第二PMOS管P2的柵極分別與第一輸出節(jié)點Q相連，第二PMOS管P2的漏極、第六PMOS管P6的漏極、第二NMOS管N2的漏極和第四NMOS管N4的漏極及第一PMOS管PI的柵極、第一NMOS管Nl的柵極和第三NMOS管N3的柵極分別與第二輸出節(jié)點Qb連接，第三NMOS管N3的源極、第四NMOS管N4的源極和第五NMOS管N5的源極及第一NMOS管Nl的襯底、第二NMOS管N2的襯底、第三NMOS管N3的襯底、第四NMOS管N4的襯底和第五NMOS管N5的襯底分別接地，第一NMOS管Nl的源極、第二NMOS管N2的源極和第五NMOS管N5的漏極相互連接，第五NMOS管N5的柵極接睡眠信號輸入端sle印。低功耗RS鎖存器單元中，第一NMOS管Nl、第一PMOS管PI構(gòu)成的第一反相器與第二NMOS管N2、第二PMOS管P2構(gòu)成的第二反相器交叉耦合用來保存觸發(fā)器的狀態(tài)。第三PMOS管P3、第五PMOS管P5、第四PMOS管P4和第六PMOS管P6構(gòu)成輸入驅(qū)動和同步電路，根據(jù)睡眠信號，低功耗RS鎖存器單元可以有兩種工作狀態(tài)正常工作狀態(tài)和休眠狀態(tài)。正常工作時，睡眠信號為高電平，第五NMOS管N5導通；當時鐘信號elk為低電平時，由置位信號輸入端S和復位信號輸入端R的輸入信號決定低功耗RS鎖存器單元的狀態(tài)。當S=0，R=1時低功耗RS鎖存器單元置1;當S=1，R=0時低功耗RS鎖存器單元置0;當S=1，R=1時低功耗RS鎖存器單元保持原狀態(tài)；當S=0，R=0時為非法輸入狀態(tài)。當時鐘elk信號為高電平時，第五PMOS管P5和第六PMOS管P6關(guān)閉，低功耗RS鎖存器單元保持原狀態(tài)。當睡眠信號為低電平時，第五NMOS管N5截止，低功耗RS鎖存器單元進入休眠狀態(tài)。此時第一NMOS管Nl和第二NMOS管N2的源極浮地，為保持低功耗RS鎖存器單元的狀態(tài)，用高閾值的第三NMOS管N3和第四NMOS管N4實現(xiàn)下拉功能。低功耗RS鎖存器單元應(yīng)用三種漏功耗抑制技術(shù)以降低觸發(fā)器電路在不同工作狀態(tài)的漏功耗。第一，應(yīng)用P型邏輯技術(shù)實現(xiàn)觸發(fā)器的邏輯功能。觸發(fā)器由第三PM0S管P3、第五PMOS管P5、第四PMOS管P4和第六PMOS管P6四個PMOS管實現(xiàn)觸發(fā)器的邏輯功能，由于PMOS管相對于NMOS管具有較低的柵漏電流，因此應(yīng)用該技術(shù)可以降低觸發(fā)器的柵漏電流；第二，應(yīng)用雙閾值技術(shù)降低觸發(fā)器的亞閾值漏電流。觸發(fā)器中使用的MOS管分為兩類高閾值MOS管和低閾值MOS管，高閾值MOS管相對于低閾值MOS管具有較低的亞閾值漏電流。因此，在觸發(fā)器每一條對地支路上使用高閾值的MOS管包括第一PMOS管Pl、第二PMOS管P2、第三NM0S管N3、第四NMOS管N4和第五NMOS管N5，以切斷觸發(fā)器電路在各種工作狀態(tài)時亞閾值漏電流的對地通路，從而減小觸發(fā)器的亞閾值漏電流功耗；第三，應(yīng)用功控技術(shù)實現(xiàn)觸發(fā)器的兩種工作狀態(tài)，當沒有數(shù)據(jù)需要處理時使觸發(fā)器進入休眠狀態(tài)，減少觸發(fā)器的活動性，從而降低觸發(fā)器功耗，第五NMOS管N5實現(xiàn)觸發(fā)器的功控功能。當睡眠信號為高電平時，第五NM0S管N5導通，觸發(fā)器處于正常工作狀態(tài)；當睡眠信號為低電平時，第五NMOS管N5截止，觸發(fā)器進入睡眠狀態(tài)。同時第五NMOS管N5為高閾值NMOS管，以降低休眠態(tài)時第五NMOS管N5本身所帶來的亞閾值漏電流功耗。此三種技術(shù)的應(yīng)用降低了電路的漏功耗，同時也降低了電路的總功耗。隨著工藝尺寸的不斷縮小，柵漏電流將比亞閾值漏電流增加得越來越快。因此本發(fā)明的低功耗RS鎖存器單元可用于更加先進的工藝，是深亞微米工藝下集成電路設(shè)計結(jié)構(gòu)中的最佳選擇之一。實施例二如圖6和圖7所示一種低功耗主從型D觸發(fā)器，由輸入反相器XI1、時鐘反相器XI2和兩個級聯(lián)的第一低功耗RS鎖存器單元1和第二低功耗RS鎖存器單元2構(gòu)成，第一低功耗RS鎖存器單元1和第二低功耗RS鎖存器單元2內(nèi)部結(jié)構(gòu)相同，均使用如圖5所示的實施例一中的低功耗RS鎖存器單元，第一低功耗RS鎖存器單元1包括輸入驅(qū)動與同步電路、下拉電路、功控電路及相互交叉耦合的第一反相器和第二反相器，輸入驅(qū)動與同步電路由第三PMOS管P3^第四PMOS管P4"第五PMOS管P5工和第六PMOS管P6工組成，下拉電路由第三NMOS管N3i和第四NMOS管組成，功控電路由第五NMOS管N5！構(gòu)成，第一反相器由第一NMOS管和第一PMOS管組成，第二反相器由第二NMOS管N2:和第二PMOS管P2:組成，第一PMOS管PI!和第二PMOS管P2:為高閾值PMOS管，第三NMOS管第四NMOS管N4:和第五NMOS管N5！為高閾值NMOS管，第一PMOS管的源極、第二PMOS管P2工的源極、第三PMOS管P3工的源極和第四PMOS管的源極及第一PMOS管的襯底、第二PMOS管P2:的襯底、第三PMOS管P3i的襯底、第四PMOS管P4:的襯底、第五PMOS管P5工的襯底和第六PMOS管P6工的襯底分別與電源正端VDD工連接，第三PMOS管P3工的漏極和第五PMOS管P5工的源極相連，第四PMOS管的漏極和第六PMOS管P6工的源極相連，第三PMOS管P3工的柵極與置位信號輸入端S工連接，第四PMOS管的柵極與復位信號輸入端&連接，第五PM0S管P5工的柵極和第六PMOS管P6工的柵極與同步時鐘信號輸入端cl、連接，第一PMOS管PL的漏極、第五PMOS管P5i的漏極、第一NM0S管N"的漏極和第三NM0S管的漏極及第二NM0S管的柵極、第四NM0S管的柵極和第二PM0S管P2工的柵極分別與第一輸出節(jié)點Q工相連，第二PM0S管P2工的漏極、第六PM0S管P6工的漏極、第二NM0S管N2工的漏極和第四NM0S管的漏極及第一PM0S管P"的柵極、第一NM0S管N"的柵極和第三NM0S管N3工的柵極分別與第二輸出節(jié)點Qt^連接，第三NM0S管N3工的源極、第四NM0S管的源極和第五NM0S管的源極及第一NM0S管的襯底、第二NM0S管N2工的襯底、第三NM0S管N3工的襯底、第四NM0S管的襯底和第五NM0S管N5工的襯底分別接地，第一NM0S管Nh的源極、第二NM0S管N2工的源極和第五NM0S管N5工的漏極相互連接，第五NM0S管N5工的柵極接睡眠信號輸入端sle印"第二低功耗RS鎖存器單元2包括輸入驅(qū)動與同步電路、下拉電路、功控電路及相互交叉耦合的第一反相器和第二反相器，輸入驅(qū)動與同步電路由由第三PM0S管P3^第四PM0S管P^、第五PM0S管P52和第六PMOS管P62組成，下拉電路由第三NMOS管N32和第四NMOS管N42組成，功控電路由第五NMOS管N52構(gòu)成，第一反相器由第一NMOS管Nl2和第一PMOS管Pl2組成，第二反相器由第二NMOS管N22和第二PMOS管P22組成，第一PMOS管Pl2和第二PMOS管P22為高閾值PMOS管，第三NMOS管N3^第四NMOS管N42和第五NMOS管N52為高閾值NMOS管，第一PMOS管Pl2的源極、第二PMOS管P22的源極、第三PMOS管P32的源極和第四PMOS管P42的源極及第一PMOS管Pl2的襯底、第二PMOS管P22的襯底、第三PMOS管P32的襯底、第四PMOS管P42的襯底、第五PMOS管P52的襯底和第六PMOS管P62的襯底分別與電源正端VD^連接，第三PM0S管P^的漏極和第五PMOS管P52的源極相連，第四PMOS管P42的漏極和第六PMOS管P62的源極相連，第三PMOS管P32的柵極與置位信號輸入端S2連接，第四PMOS管P42的柵極與復位信號輸入端R2連接，第五PM0S管P^的柵極和第六PM0S管P^的柵極與同步時鐘信號輸入端clk2連接，第一PMOS管Pl2的漏極、第五PMOS管P52的漏極、第一NMOS管Nl2的漏極和第三NMOS管N32的漏極及第二NMOS管N22的柵極、第四NMOS管N42的柵極和第二PMOS管P22的柵極分別與第一輸出節(jié)點Q2相連，第二PMOS管P22的漏極、第六PMOS管P62的漏極、第二NMOS管N22的漏極和第四NMOS管N42的漏極及第一PMOS管Pl2的柵極、第一NMOS管Nl2的柵極和第三NMOS管N32的柵極分別與第二輸出節(jié)點Qb2連接，第三NMOS管N32的源極、第四NMOS管N42的源極和第五NMOS管N52的源極及第一NMOS管Nl2的襯底、第二NMOS管N22的襯底、第三NMOS管N32的襯底、第四NMOS管N42的襯底和第五NMOS管N52的襯底分別接地，第一NMOS管Nl2的源極、第二NMOS管N22的源極和第五NMOS管N52的漏極相互連接，第五NMOS管昭2的柵極接睡眠信號輸入端sle印2，輸入反相器XI1的輸入端和第一低功耗RS鎖存器單元l的復位信號輸入端Ri與輸入數(shù)據(jù)信號DJ目連，輸入反相器XII的輸出端與第一低功耗RS鎖存器單元1的置位信號輸入端S工連接，時鐘反相器XI2的輸入端和第一低功耗RS鎖存器單元的同步時鐘信號輸入端cl、與輸入時鐘信號CK相連，時鐘反相器XI2的輸出端CKN與第二低功耗RS鎖存器單元2的同步時鐘信號輸入端clk2相連，第一低功耗RS鎖存器單元1的第一輸出節(jié)點與第二低功耗RS鎖存器單元2的復位信號輸入端R2連接，第一低功耗RS鎖存器單元1的第二輸出節(jié)點Qt^與第二低功耗RS鎖存器單元2的置位信號輸入端^連接。低功耗主從型D觸發(fā)器的工作原理如下當輸入時鐘信號CK=0時，第一低功耗RS鎖存器單元1的第五PMOS管P5^第六PMOS管P6i打開，第二低功耗RS鎖存器單元2的第五PMOS管P5^第五PMOS管P52截至，故第一低功耗RS鎖存器單元1根據(jù)輸入數(shù)據(jù)信號A的狀態(tài)翻轉(zhuǎn)而第二低功耗RS鎖存器單元2保持原來狀態(tài)不變。當輸入時鐘信號CK由低電平翻轉(zhuǎn)到高電平時，第一低功耗RS鎖存器單元1的第五PMOS管P5"第六PMOS管P6工截至，此后無論輸入數(shù)據(jù)信號D工的狀態(tài)如何改變，在CK=1的全部時間里，第一低功耗RS鎖存器單元1的狀態(tài)不再改變。與此同時，第二低功耗RS鎖存器單元2的第五PMOS管P&、第五PMOS管P52打開，第二低功耗RS鎖存器單元2按照與第一低功耗RS鎖存器單元1相同的狀態(tài)翻轉(zhuǎn)。在輸入時鐘信號CK一個變化周期中觸發(fā)器的輸出狀態(tài)只可能改變一次。例如CK=1時觸發(fā)器的初始狀態(tài)為Q2=0，當CK由1變?yōu)?以后，若D工=1，第一低功耗RS鎖存器單元1將被置1，即=1，=0，而第二低功耗RS鎖存器單元2保持0狀態(tài)不變。當CK回到高電平以后，第二低功耗RS鎖存器單元2的時鐘信號變成低電平，它的輸入S2=0，R2=1，因而被置稱92=1。為了比較本發(fā)明所提出的低功耗主從型D觸發(fā)器與傳統(tǒng)的ST-TGFF觸發(fā)器、LFBFF觸發(fā)器、GLBFF觸發(fā)器的性能特點，我們采用了BSM4深亞微米CMOS工藝預測模型，在90nm和45nm工藝下，使用電路仿真工具對4種電路結(jié)構(gòu)進行了仿真比較分析。表1、表2分別所示在90nm和45nm工藝下，四種觸發(fā)器電路功耗數(shù)據(jù)比較。為保證功耗測試的公平性，采用圖8所示波形作為電路測試的激勵信號。功耗數(shù)據(jù)單位為微瓦特(PW)。表190nm工藝下觸發(fā)器能耗的比較<table>tableseeoriginaldocumentpage10</column></row><table><table>tableseeoriginaldocumentpage11</column></row><table>表3、表4分別所示在90nm和45nm工藝下，四種觸發(fā)器電路延時性能的比較。延時性能可以表述如下。建立時間指輸入信號應(yīng)先于時鐘信號到達的時間，用tsu表示。保持時間為保證觸發(fā)器可靠的翻轉(zhuǎn)，輸入信號需要保持一定時間，用th。w表示。傳輸延遲時間指從時鐘信號的邊沿開始到輸出端新狀態(tài)穩(wěn)定地建立起來所需時間，用t?！猵表示。則觸發(fā)器的總延時可以表示為T二、u+th。w+t?！猵。四種觸發(fā)器采用相同的電路配置。延時的數(shù)據(jù)單位為納秒(ns)。表390nm工藝下觸發(fā)器延時比較<table>tableseeoriginaldocumentpage11</column></row><table>[OO43]表445nm工藝下觸發(fā)器延時比較<table>tableseeoriginaldocumentpage11</column></row><table>從表中計算可知，與ST-TGFF觸發(fā)器電路相比，本發(fā)明的低功耗主從型D觸發(fā)器在90nm工藝下節(jié)省了近65%的漏功耗和39%的總功耗；在45nm工藝下節(jié)省了近70%的漏功耗和50.5%的總功耗。而LFB觸發(fā)器在90nm工藝下節(jié)省了近62.5%的漏功耗和25.8%的總功耗，在45nm工藝下節(jié)省了近48%的漏功耗和38%的總功耗。GLB觸發(fā)器在90nm工藝下節(jié)省了近50%的漏功耗和24%的總功耗，在45nm工藝下節(jié)省了近53%的漏功耗和36.8%的總功耗。本發(fā)明所提出的MLRTFF觸發(fā)器相對于傳統(tǒng)的ST-TGFF觸發(fā)器及其他采用單一漏功耗抑制技術(shù)的觸發(fā)器GLBFF和LFBFF，在功耗上具有較大優(yōu)勢。而在延時性能上，略有增加。權(quán)利要求一種低功耗RS鎖存器單元，其特征在于包括輸入驅(qū)動與同步電路、下拉電路、功控電路及相互交叉耦合的第一反相器和第二反相器，所述的輸入驅(qū)動與同步電路由第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管組成，所述的下拉電路由第三NMOS管和第四NMOS管組成，所述的功控電路由第五NMOS管構(gòu)成，所述的第一反相器由第一NMOS管和第一PMOS管組成，所述的第二反相器由第二NMOS管和第二PMOS管組成，所述的第一PMOS管的源極、所述的第二PMOS管的源極、所述的第三PMOS管的源極和所述的第四PMOS管的源極及所述的第一PMOS管的襯底、所述的第二PMOS管的襯底、所述的第三PMOS管的襯底、所述的第四PMOS管的襯底、所述的第五PMOS管的襯底和所述的第六PMOS管的襯底分別與電源正端連接，所述的第三PMOS管的漏極和所述的第五PMOS管的源極相連，所述的第四PMOS管的漏極和所述的第六PMOS管的源極相連，所述的第三PMOS管的柵極與置位信號輸入端連接，所述的第四PMOS管的柵極與復位信號輸入端連接，所述的第五PMOS管的柵極和所述的第六PMOS管的柵極與同步時鐘信號輸入端連接，所述的第一PMOS管的漏極、所述的第五PMOS管的漏極、所述的第一NMOS管的漏極和所述的第三NMOS管的漏極及所述的第二NMOS管的柵極、所述的第四NMOS管的柵極和所述的第二PMOS管的柵極分別與第一輸出節(jié)點相連，所述的第二PMOS管的漏極、所述的第六PMOS管的漏極、所述的第二NMOS管的漏極和所述的第四NMOS管的漏極及所述的第一PMOS管的柵極、所述的第一NMOS管的柵極和所述的第三NMOS管的柵極分別與第二輸出節(jié)點連接，所述的第三NMOS管的源極、所述的第四NMOS管的源極和所述的第五NMOS管的源極及所述的第一NMOS管的襯底、所述的第二NMOS管的襯底、所述的第三NMOS管的襯底、所述的第四NMOS管的襯底和所述的第五NMOS管的襯底分別接地，所述的第一NMOS管的源極、所述的第二NMOS管的源極和所述的第五NMOS管的漏極相互連接，所述的第五NMOS管的柵極接睡眠信號輸入端。2.如權(quán)利要求1所述的一種低功耗RS鎖存器單元，其特征在于所述的第一PMOS管和所述的第二PMOS管為高閾值PMOS管，所述的第三NMOS管、所述的第四NMOS管和所述的第五NMOS管為高閾值NMOS管。3.—種使用權(quán)利要求1所述的低功耗RS鎖存器單元的低功耗主從型D觸發(fā)器，由輸入反相器、時鐘反相器和兩個內(nèi)部結(jié)構(gòu)相同的級聯(lián)的第一低功耗RS鎖存器單元和第二低功耗RS鎖存器單元構(gòu)成，其特征在于所述的低功耗RS鎖存器單元包括輸入驅(qū)動與同步電路、下拉電路、功控電路及相互交叉耦合的第一反相器和第二反相器，所述的輸入驅(qū)動與同步電路由第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管組成，所述的下拉電路由第三NMOS管和第四NMOS管組成，所述的功控電路由第五NMOS管構(gòu)成，所述的第一反相器由第一NMOS管和第一PMOS管組成，所述的第二反相器由第二NMOS管和第二PMOS管組成，所述的第一PMOS管的源極、所述的第二PMOS管的源極、所述的第三PMOS管的源極和所述的第四PMOS管的源極及所述的第一PMOS管的襯底、所述的第二PMOS管的襯底、所述的第三PMOS管的襯底、所述的第四PMOS管的襯底、所述的第五PMOS管的襯底和所述的第六PMOS管的襯底分別與電源正端連接，所述的第三PMOS管的漏極和所述的第五PMOS管的源極相連，所述的第四PMOS管的漏極和所述的第六PMOS管的源極相連，所述的第三PMOS管的柵極與置位信號輸入端連接，所述的第四PMOS管的柵極與復位信號輸入端連接，所述的第五PMOS管的柵極和所述的第六PMOS管的柵極與同步時鐘信號輸入端連接，所述的第一PMOS管的漏極、所述的第五PMOS管的漏極、所述的第一NMOS管的漏極和所述的第三NMOS管的漏極及所述的第二NMOS管的柵極、所述的第四NMOS管的柵極和所述的第二PMOS管的柵極分別與第一輸出節(jié)點相連，所述的第二PMOS管的漏極、所述的第六PMOS管的漏極、所述的第二NMOS管的漏極和所述的第四NMOS管的漏極及所述的第一PMOS管的柵極、所述的第一NMOS管的柵極和所述的第三NMOS管的柵極分別與第二輸出節(jié)點連接，所述的第三NMOS管的源極、所述的第四NMOS管的源極和所述的第五NMOS管的源極及所述的第一NMOS管的襯底、所述的第二NMOS管的襯底、所述的第三NMOS管的襯底、所述的第四NMOS管的襯底和所述的第五NMOS管的襯底分別接地，所述的第一NMOS管的源極、所述的第二NMOS管的源極和所述的第五NMOS管的漏極相互連接，所述的第五NMOS管的柵極接睡眠信號輸入端，所述的輸入反相器的輸入端和所述的第一低功耗RS鎖存器單元的復位信號輸入端與輸入數(shù)據(jù)信號相連，所述的輸入反相器的輸出端與所述的第一低功耗RS鎖存器單元的置位信號輸入端連接，所述的時鐘反相器的輸入端和所述的第一低功耗RS鎖存器單元的同步時鐘信號輸入端與輸入時鐘信號相連，所述的時鐘反相器的輸出端與所述的第二低功耗RS鎖存器單元的同步時鐘信號輸入端相連，所述的第一低功耗RS鎖存器單元的第一輸出節(jié)點與所述的第二低功耗RS鎖存器單元的復位信號輸入端連接，所述的第一低功耗RS鎖存器單元的第二輸出節(jié)點與所述的第二低功耗RS鎖存器單元的置位信號輸入端連接。4.如權(quán)利要求3所述的一種低功耗主從型D觸發(fā)器，其特征在于所述的第一PMOS管和所述的第二PMOS管為高閾值PMOS管，所述的第三NMOS管、所述的第四NMOS管和所述的第五NMOS管為高閾值NMOS管。全文摘要本發(fā)明公開了一種低功耗RS鎖存器單元及低功耗主從型D觸發(fā)器，特點是低功耗RS鎖存器單元包括輸入驅(qū)動與同步電路、下拉電路、功控電路及相互交叉耦合的第一反相器和第二反相器，低功耗主從型D觸發(fā)器由輸入反相器、時鐘反相器和兩個內(nèi)部結(jié)構(gòu)相同的級聯(lián)的第一低功耗RS鎖存器單元和第二低功耗RS鎖存器單元構(gòu)成，優(yōu)點在于低功耗RS鎖存器單元使用了P型邏輯技術(shù)、功控技術(shù)和雙閾值技術(shù)三種漏功耗降低技術(shù)，具有較好漏功耗抑制性能；低功耗主從型D觸發(fā)器電路結(jié)構(gòu)簡單且完全對稱，與傳統(tǒng)的單閾值傳輸門D觸發(fā)器電路相比，在90nm工藝下可以節(jié)省80％的漏功耗和40％的總功耗，非常適合在深亞微米CMOS工藝下作為數(shù)字電路單元應(yīng)用于低功耗集成電路設(shè)計中。文檔編號H03K19/094GK101777907SQ200910157039公開日2010年7月14日申請日期2009年12月31日優(yōu)先權(quán)日2009年12月31日發(fā)明者張衛(wèi)強,李林峰,胡建平,鄔建波申請人:寧波大學